アルテラとアルテラ IP (Intellectual Property) パートナーは、40/100 Gigabit Ethernet (GbE) メディア・アクセス・コントローラ（MAC）をベースにした完全なソリューション、フィジカル・コーディング・サブレイヤ（PCS）およびフィジカル・メディア・アタッチメント・サブレイヤ （PMA） に、最新の IEEE 802.3ba 40/100 GbE 規格に準拠するように設計された 40 Gbps または100 Gbps の XLAUI または CAUI (Attachment Unit Interface) を提供します。このソリューションは、様々なチップ－光モジュール、チップ間およびバックプレーン・アプリケーションに使用できます。アルテラの Stratix V GT および GX (最大28.05 Gbps または 14.1 Gbps データ・レートのトランシーバ内蔵) および Stratix IV GT (最大11.3 Gbps データ・レート) FPGA は、それぞれ標準 CFP 光モジュールに接続可能なシリコン実証済みの 10.3125 Gbps シリアル・トランシーバを備えた XLAUI（4チャネル）または CAUI （10チャネル）電気的インタフェースを実装します。
また、アルテラの 40/100 GbE ソリューションには、開発キット、アルテラ提供の IP、MorethanIP 、技術資料、ならびにテスト・データが含まれています。
40GBASE-R および 100GBASE-R PMA は、ハードウェアでテストされ、完全な MAC および PHY ソリューションが検証されています。40/100 GbE PHY は、内蔵トランシーバを使用して、単一デバイスに XLAUI および CAUI インタフェース仕様を実装しています。これにより、システム・コスト、ボード面積、および外部 SERDES デバイスの消費電力を削減します。表 1 にアルテラ・デバイスでの完全な 40/100 GbE ソリューションの概要を示します。
| 表 1. XLAUI および CAUI インタフェース・ソリューションを備えた完全な 40/100 Gbps イーサネット | |
| ソリューション | 詳細 |
|---|---|
| トランシーバ | 統合 10.3125 Gbps トランシーバがブロックに配置 |
| サポートされるデータ・レート | 10.3125 Gbpsのシリアル・チャネル、4 x 10.3125 Gbps および 10 x 10.3125 Gbps |
| IP コア | |
| 開発ボード | |
| Stratix IV GT または Stratix V GX FPGA XLAUI-CAUI 特性評価レポート | アルテラの販売代理店にお問い合わせください。 |
テクノロジの背景
アルテラの Stratix V GT および GX FPGA は、XLAUI または CAUI インタフェースを備えた完全な 40/100 GbE PHY (40GBASE-R および 100GBASE-R の PCS および PMA)を実装するための専用モードを提供する統合ハード IP を持つシリアル・トランシーバを内蔵しています。Stratix IV GT FPGA は、FPGA ファブリックにソフト IP を持つ IEEE 802.3ba 40/100 GbE 40GBASE-R または 100GBASE-R PCS および統合ハード IP を持つ XLAUI または CAUI インタフェースを備えたそれぞれの PMA を実装します。これらのデバイスにより、最適なシステム・デザインのために、単一デバイス内に 40/100 GbE MAC および PHY を統合することができます。Stratix IV GT FPGA には、40 GbEインタフェースのみサポートのものもあります。
図 1に、様々な 40/100 Gbps 外部 PHY デバイスにインタフェースする 40/100 GbE MAC および PHY の完全なソリューションを示します。外部インタフェースは別のチップに接続することもでき、また Stratix V FPGA は 40GBASE-KR4 バックプレーンまたは 100 Gbps バックプレーンに直接接続することも可能です。
40/100 GbE PHY ファンクションは、PCS (統合ハード IP またはソフト IP)と PMA 統合ハード IP の 2 つの主要ファンクションおよびマネージメント・ロジック・ソフト IP（未掲載）で構成されています。PHY は最大ワイヤ・スピードで動作可能です。40/100 GbE PCS トランスミッタは、64B/66B エンコーダ、X58スクランブラ、マルチ・レーン（40 Gbps または 100 Gbps に対してそれぞれ 4 または 20）データ・ディストリビュータ（インバース・マルチプレクサ）、アラインメント・ブロック挿入、40 Gbps PCS における 66B/32B または 66B/40B ギヤボックスおよび 100 Gbps PCS における 66b/16b または 66B/20B ギアボックスで構成されています。PMA の 4 または 10 レーンは、非結合モードで 10.3125 Gbps で動作し、デバイス内の隣接するシリアル・トランシーバを使用します。PCS 内の PRBS-31 ジェネレータおよびチェッカ、ならびに PMA 内のトランスミッタからレシーバへのローカル・ループバックにより、システム診断テストが可能です。
40/100 GbE PCS レシーバは、位相補償 FIFO、ギヤボックス、ワード・アライナ、4 または 10 本の物理レーンから 4 または 20 本の仮想レーンへのデマルチプレクサ、アラインメント・ブロック検出および除去、4 または 20 本のレーン・デスキュー、リオーダ、およびマルチ・レーン・アラインメント、4 または 20個のレーン・マルチプレクサ、ビット・エラー・レート(BER)検出器およびモニタ、X58デスクランブラ、64B/66B デコーダ、オプションのレシーバ・レート・マッチングおよびクロック補償 FIFO バッファ、ならびにリンク・アップ検出機能で構成されています。
40/100 GbE MAC は全二重動作をサポートします。その機能は、イーサネット・フレームのカプセル化およびカプセル解除、自動ショート・フレーム・パッド挿入および除去、DIC（Deficit Idle Count）、リンク・フォルト検出およびレポート機能付き再調停サブ・レイヤ、イーサネット・フロー制御、エラー検出およびレポート、統計カウンタ、CFPモジュール管理用 MDIO をサポートします。
図 1. シリアル 4/10 x 10 Gbps XLAUI または CAUI を備えた 40/100 ギガビット・イーサネット MAC および PHY のブロック図
注:
- CFP = 100 Gbps プラグ・モジュール
- MDIO ＝ マネージメント・データ・インタフェース
- XLAUI = 40 GbE （4 x 10.3125 Gbps） アタッチメント・ユニット・インタフェース（電気的インタフェース）
- CAUI = 100 GbE （10 x 10.3125 Gbps） アタッチメント・ユニット・インタフェース（電気的インタフェース）
図 2に、高性能スイッチまたはルータ・ネットワーク・ライン・カードに搭載された 40/100 GbE MAC および PHY のアプリケーション例を示します。このデザイン例では、アルテラ FPGA は、Interlaken インタフェースを備えた統合 40 または 100 G GbE MAC チップを実装します。次に、ボード上のパケット・プロセッサおよびトラフィック・マネージャが、パケットを処理し、バックプレーンを通してスイッチ・ファブリック・カードに転送します。
図 2. XLAUI または CAUI インタフェース付き 40/100 Gbps イーサネット MAC および PHY を備えたスイッチまたはルータ・ライン・カード
図 3 に、40/100 GbE から光伝送ノード OTN4 （100 Gbps）トランスポンダ・システムまでのアプリケーション例を示します。このデザインでは、アルテラ FPGA は 40/100 GbE クライアント・ポートのトラフィックを MAC および PHY で終端し、イーサネット・フレームをオプティカル・チャネル・データ・ユニット ODU4、あるいはその逆にマップします。OTN4 フレーマがSFI-Ｓ インタフェースを通して、外部のFEC デバイスとの間でデータを送受信します （N x 最大 11.3 Gbps）。次にデータは FEC によって処理され、100 Gbps のオプティカル・モジュールによって OTN4 ネットワークに送出されます。
図 3. XLAUI または CAUI インタフェース付き 40/100 ギガビット・イーサネット MAC および PHY を備えた OTN4 トランスポンダ・カード
40/100 GbE PHY を備えた Stratix IV GT および Stratix V FPGA のトランシーバ・モジュールは、機能、電気的インタフェース仕様、ジッタ発生、ジッタ許容値、レーン間スキュー、クロック周波数変動（+/- 100ppm）および遅延制約を含めて最新 IEEE 802.3ba 40/100 GbE規格に準拠するように設計されています。
Stratix IV GT FPGA の 40/100 Gbps PHY は、322.265625 または644.53125 MHz の入力基準クロックで動作でき、Stratix V FPGA ではより広範な入力基準クロックで動作できます。このPHYは、AC結合差動インタフェースを備えた 4 個または 10 個のクロックおよびデータ・リカバリ（CDR）レシーバと 4 個または 10 個の 10.3125 Gbpsデータ・シリアル・トランシーバ、および差動 PCML ドライバを提供します。MAC への 40/100 Gbps PHY 内部パラレル・インタフェースは XLGMII または CGMII です。
イーサネットは圧倒的に普及しているローカル・エリア・ネットワーク（LAN）テクノロジです。これはもっとも主流の有線ネットワーク・プロトコルです。アルテラの 40/100 GbEソリューションは、最先端ネットワーク機器開発に対応した最上位性能および高システム統合を提供します。
関連リンク
- Stratix V GT および GX FPGA
- Stratix IV GT FPGA
- AN 570: Stratix IV デバイスでの 40G/100G イーサネット・プロトコルの実装 （英語版・PDF）
- IEEE 802.3 Ethernet Standards のページ
- AN 572: Stratix IV GT デバイスでの SFI-S （Scalable SERDES Framer Interface） プロトコルの実装 （英語版・PDF）
- AN 573: Stratix IV トランシーバでの Interlaken プロトコルの実装 （英語版・PDF）
