アルテラは、完全な IEEE 802.3ae-2002 10Gbps イーサネット規格準拠の MAC (Media Access Controller)、10GBASE-R PCS (Physical coding sub-layer)、PMA (physical media attachment) サブ・サブレイヤに、多様なチップ－光モジュール、チップ間およびバックプレーン・アプリケーション向けの XFI または SFI インタフェース・ソリューションを提供します。 XFI は 10 ギガビット小型プラグ・モジュール（XFP）の電気的インタフェースであり、 SFI は SFP+ エンハンスト 10 Gbps プラグ・モジュール高速シリアル電気的インタフェースです。アルテラの XFI-SFI ソリューションの価値は、12.5Gbps シリアル・トランシーバを内蔵したアルテラ・デバイス、開発キット、アルテラ提供の IP (Intellectual Property)、技術資料、およびテスト・データが含まれていることです。
Stratix IV GT および Stratix V GX, GS & GT FPGA は、高性能シングルまたはマルチ・ポート 10Gbps イーサネット・アプリケーションならびに一般的な小型 XFP および小型低コスト SFP+オプティカル・モジュールへの接続に対して、完全に統合された、シリコン実証済みの XFI-SFI ソリューションを提供します。 このソリューションは、XFI および SFI 仕様に対して設計されており、ハードウェアでテストされています。内蔵トランシーバを使用して、単一デバイスに XFI および SFI インタフェース仕様を実装しています。これにより、外部 XFI または SFI SerDes デバイスのシステム・コスト、ボード面積、および消費電力を節約します。表 1 に完全な XFI および SFI ソリューションの概要を示します。
| 表 1. XFI および SFI インタフェース・ソリューションを備えた完全な 10Gbps イーサネット | |
| ソリューション | 説明 |
|---|---|
| トランシーバ | 集積型 XFI および SFI トランシーバがブロックに配置 |
| サポートされるデータ・レート | 10.3125 Gbps |
| アルテラ IP コア | |
| 開発ボード | |
| Stratix IV GT XFI-SFI 特性評価レポート | アルテラの販売代理店にお問い合わせください。 |
テクノロジの背景
アルテラの Stratix V GX, GS & GT FPGA は、完全な 10GBASE-R PHY および XFI または SFI インタフェースを実装するための専用モードを提供する統合ハード IP を持つシリアル・トランシーバを内蔵しています。Stratix IV GT FPGA は、FPGA ファブリック内にソフト IP で 10GBASE-R PCS を実装し、XFI または SFI インタフェースを備えた 10GBASE-R PMA をハードIPで実装しています。したがって、これらのデバイスにより、XFI-SFI インタフェースを備えた多数の 10Gbpsイーサネット MAC および 10GBASE-R PHY を単一デバイス内に統合することができます。
図 1に、様々な外部 10Gbps PHY デバイスにインタフェースする完全な 10Gbps イーサネット・ソリューションとして、統合 10GBASE-R PHY を備えた 10 ギガビット・イーサネット MAC を示します。アルテラの 10GBASE-R PHY MegaCore ファンクションは、10GBASE-R PCS (統合ハード IP またはソフト IP)と 10GBASE-R PMA 統合ハード IP の 2 つの主要ファンクションおよびマネージメント・ロジック・ソフト IPで構成されています。10GBASE-R PCS は、標準 64B/66B エンコーダおよびデコーダ、x58 スクランブラおよびデスクランブラ、ギヤボックス、レシーバ・レート・マッチングおよびクロック補償 FIFO バッファならびにレシーバ・ワード・アラインメント・ファンクションで構成されています。アルテラの 10GBASE-R PHY MegaCore ファンクションは、使いやすくするために、また複数のポート間でマネージメント・ロジックを共有するために、1つのインスタンスで 1～32 個の 10GBASE-R インタフェースをインスタンス化することができます。
図 1. 10GBASE-R PHY を備えた 10 ギガビット・イーサネット MAC およびシリアル 10Gbps XFI または SFI インタフェースのブロック図
注:
- いくつかのシステム・チャンネルには EDC チップが必要です。
- 10GBASE-R PCS は Stratix IV GT および HardCopy® IV GT デバイスにおいてはソフトIPですが、Stratix V GX, GS & GTでは、ハードIPです。
- SFP = スモール・フォーム・ファクタ・プラグ・モジュール
MDIO = オプションのマネージメント・データ・インタフェース
XFP = 10ギガビット・スモール・ファクタ・プラグ・モジュール
XFI = 10 Gbps シリアル電気的インタフェース
SFP+ = 8.5 および 10 ギガビット／秒のスモール・ファクタ・プラグ・モジュール
SFI = SFP+ 高速シリアル電気的インタフェース
図 2に、マルチ・ポート・スイッチまたはルータ・ライン・カードに 10GBASE-R PHY を備えた 10 ギガビット・イーサネット MAC のアプリケーション例を示します。このデザインにおいて、アルテラ FPGA は、高度に集積化されたデザインで多数の 10Gbps イーサネット・ポートのトラフィックを Interlaken コントローラに集約します。次に、ボード上のパケット・プロセッサおよびトラフィック・マネージャがパケットを処理し、バックプレーンを通してスイッチ・ファブリック・カードに転送します。
図 2. 複数の 10Gbps イーサネット MAC および XFI または SFI インタフェースを備えたスイッチまたはルータ・ライン・カード
図 3に、10Gbps イーサネットから OTN4（100Gbps）マックスポンダ・システムへの複数のクライアント・ポートにおいて、10GBASE-R PHY を備えた 10 ギガビット・イーサネット MAC のアプリケーション例を示します。このデザインで、アルテラ FPGA は多数の 10Gbps イーサネット・ポートのトラフィックを SFI-S インタフェース経由で OTN4 フレーマに集約します（N x 最大11.3Gbps）。次にデータは FEC によって処理され、100Gbpsのオプティカル・モジュールによって OTN4 ネットワークに送出されます。
図 3. 複数の 10 ギガビット・イーサネット MAC および XFI または SFI インタフェースを備えた OTN4 マックスポンダ・カード
10GBASE-R PHY および XFI-SFI インタフェースを備えた Stratix IV GT および Stratix V GX, GS & GT デバイスのトランシーバ・モジュールは、機能、電気的インタフェース仕様、ジッタ特性、クロック周波数変動（+/- 100ppm）および遅延制約を含めて IEEE 802.3ae 仕様ならびに XFI および SFI 仕様に準拠するように設計されています。
Stratix IV GT の 10GBASE-R PHY は322.265625 MHz の入力基準クロックで動作でき、Stratix V GT/GX/GS の 10GBASE-R PHY はより広い範囲の入力基準クロックで動作できます。この PHY は、AC 結合差動インタフェースを備えたデータ・リカバリ（CDR）レシーバと 10.3125 Gbps データ・シリアル・トランシーバ、および差動 PCML ドライバを提供します。10GBASE-R PHY 内部パラレル・ユーザ・ロジック・インタフェースは、シングル・データ・レートの XGMII (156.25 Mbps で 64 データ・ビット + 8 コントロール・ビット)です。
イーサネットは圧倒的に普及しているローカル・エリア・ネットワーク（LAN）テクノロジです。これはもっとも主流の有線ネットワーク・プロトコルです。同軸ケーブル上で動作する 1MHz の媒体共有型信号から進化し、現在は最速 100Gbps で動作する多様な形態で利用できるようになりました。アルテラの 10 ギガビット・イーサネット・ソリューションは、最先端ネットワーク機器開発に対応した最上位性能を提供します。
