Arria V および Cyclone V FPGA の可変精度 DSP ブロック・アーキテクチャ

より高精度な信号処理の要求に応えて、アルテラは業界初の可変精度デジタル信号処理 （DSP） ブロックを開発しました。この統合ブロックは、Stratix® V、Arria® V、および Cyclone® V FPGA アーキテクチャの一部であり、コンパイル時に各 DSP ブロックを 18 ビット・モードまたは高精度モードでコンフィギュレーションできます。

可変精度 DSP ブロックを内蔵する Arria V および Cyclone V FPGA は、1つの DSP ブロック内で、9 x 9 ビットから単精度浮動小数点（仮数乗算）までのさまざまな精度をサポートします。これにより FPGA アーキテクチャの制約がなくなり、DSP データパスの各ステージで最適な精度を使用できるようになります。また、システム性能の向上、消費電力の削減、アーキテクチャに関する制約の軽減といった利点も得られます。

オンライン・セミナー: Arria V & Cyclone V 可変精度 DSP ブロックで実現する高性能信号処理 (英語版) 30 分 このオンライン・セミナーでは、Arria V および Cyclone V FPGA の DSP ブロックの 5 つの主な強化点について解説します。この DSP ブロックは、ブロックごとに必要な精度を選択できる可変精度アーキテクチャを提供します。

ホワイト・ペーパー: Enabling High-Performance DSP Applications with Arria V or Cyclone V Variable-Precision DSP Block (英語版・PDF)

Arria V および Cyclone V FPGA の可変精度 DSP ブロックは最適化が図られ、以下の点が強化されています。

• 108 入力、74 出力
• プリアダーで 2 つの 18 ビット入力が使用可能な 18 x 19 乗算モード
• 複雑なシリアル・フィルタリングに適したセカンダリ・アキュムレータ（フィードバック・レジスタ）（オプション）
• デュアル 18 x 19 独立マルチプライヤ
• 18 ビット・モードでのハード・プリアダーおよび外部係数の使用に関する制約を解消

図 1. 18 ビット・モードでの Arria V および Cyclone V FPGAの 可変精度 DSP ブロック・アーキテクチャ

図 2. 高精度モードでの Arria V および Cyclone V FPGAの 可変精度 DSP ブロック・アーキテクチャ

Arria V および Cyclone V FPGA DSP の精度レンジ

注:

1. DSP ブロックに外部ロジックを追加する必要があります。

注:

1. DSP ブロックに外部ロジックを追加する必要があります。

カスケード・バス

すべてのモードで 64 ビット・アキュムレータが利用でき、それぞれの可変精度 DSP ブロックには、専用バスで複数のブロックをカスケード接続することにより高精度信号処理を実装可能な 64 ビット・カスケード・バスがあります。

この可変精度 DSP アーキテクチャは下位互換性を維持しているため、高精細ビデオ処理、デジタル・アップ/ダウン変換、マルチ・レート・フィリタリングなどの既存の18 ビット DSP アプリケーションを効率的にサポートできます。

Arria V または Cyclone V FPGA のアプリケーション

• 工業用ビデオ
• 放送機器システム
• ワイヤレス・システム
• 医療用画像処理
• 軍用レーダー
• 高性能コンピューティング

関連リンク

• Overview for Arria V Device Family (英語版・PDF)
• Cyclone V Device Family Advance Information Brief (英語版・PDF)
• 英語版オンライン・セミナー: Implementing High-Performance FIR Filters and FFTs in 28-nm FPGAs
• 英語版オンライン・セミナー: Achieving 1-TFLOPS Performance with 28-nm FPGAs