各ベンダから提供されている DSP IP (Intellectual Property) コアを使用したアルテラとザイリンクス社の高性能および低コスト FPGA デバイス・ファミリの性能を比較した最近のいくつかのベンチマークで実証されているように、アルテラは FPGA 用デジタル信号処理 (DSP) 性能のリーダーです。FPGA を使用した DSP デザインでは、FPGA で処理可能なチャネルを増加できるため、高性能ながら直接システム・コストの低減につながります。各ベンダの DSP IP のベンチマーク結果を以下に示します。
- 高集積 FPGA : アルテラの Stratix® II FPGA は、Virtex-4 FPGA の 1.5 倍高い DSP 性能を提供します。
- 低コスト FPGA : アルテラの Cyclone II FPGA は、Spartan-3 FPGA の 2 倍高い DSP 性能を提供します。
Stratix II FPGA は、最大 450 MHz で動作するエンベデッド DSP ブロックと、高性能のアダプティブ・ロジック・モジュール (ALM) ロジック構造および配線ファブリックをシームレスに統合し、それぞれの DSP デザインで達成可能な最高性能を実現します。 結果によると、ベンチマーク・テストされたすべての Virtex-4 用 DSP IP コア・デザインで達成される最大周波数は 370 MHz 以下であり、この数値は、ザイリンクス社が主張しているエンベデッド・マルチプライヤの性能を下回ります。
ベンチマーク・ツールには 9 個の IP が実装されており、高速フーリエ変換 (FFT)、有限インパルス応答 (FIR) フィルタ、順方向誤り訂正 (FEC) の 3 つの IP グループに分かれています。図 1 に各デザインの高性能ファミリの比較を、図 2 に低コスト・ファミリの比較を示します。
図 1. DSP IP 性能ベンチマーク・データによる Stratix II と Virtex-4 FPGA の比較

図 2. DSP IP 性能ベンチマーク・データによる Cyclone II と Spartan-3 FPGA の比較

注:
- Spartan-3 ファミリでは、このデザインに必要な数の専用マルチプライヤをサポートできません。
表 1 に、ベンチマークを行う開発ソフトウェアの構成とデバイスのスピード・グレード情報を示します。
| 表 1. ベンチマークの開発ソフトウェアの構成とデバイスのスピード・グレード情報 | ||||
| FPGA カテゴリ | FPGA ファミリ | スピード・グレード | 合成ツール | 配置配線ツール |
|---|---|---|---|---|
| 高性能 FPGA | アルテラ Stratix II | 最高速 (-3) | QIS (1) | Quartus® II version 5.0 |
| ザイリンクス Virtex-4 | 最高速 (-12) | XST (1) | ISE 7.1i Service Pack 1 | |
| 低コスト FPGA | アルテラ Cyclone II | 最高速 (-6) | QIS (1) | Quartus II version 5.0 |
| ザイリンクス Spartan-3 | 最高速 (-5) | XST (1) | ISE 7.1i Service Pack 1 | |
- QIS = Quartus Integrated Synthesis; XST = Xilinx Synthesis Technology
表 2 に、これらの性能ベンチマークで使用される DSP IP コアの詳しいパラメータ情報を示します。 ベンチマーク・ツールには、一般的な DSP デザインで使用される共通のコンフィギュレーションが含まれます。 すべてのコアは、Altera MegaWizard® Plug-In Manager と Xilinx CoreGenerator を使用して生成されています (詳しくは、ベンチマーク手法 を参照してください)。
| 表 2. DSP IP コア性能のベンチマーク・コア情報 | ||||
| コアのグループ | コアのバージョン | コア名 | コアの説明 | |
|---|---|---|---|---|
| アルテラ | ザイリンクス | |||
| 1024-ポイント FFT | 2.1.2 | 3.1 | FFT1 | バースト・アーキテクチャ, 16ビット・データ & Twiddle |
| FFT2 | Streaming Architecture, 16ビット・データ & Twiddle | |||
| 128 タップ、1 チャネル、エンベデッド・マルチプライヤ・ベースの FIR フィルタ | 3.2.1 | 5.1 | FIR1 | 64 クロック/出力、16ビット・データ & 係数 |
| FIR2 | 64 クロック/出力、8ビット・データ & 係数 | |||
| FIR3 | 16 クロック/出力、8ビット・データ & 係数 | |||
| FIR4 | 4 クロック/出力、8ビット・データ & 係数 | |||
| FIR5 | 1 クロック/出力、8ビット・データ & 係数 | |||
| FEC | 3.6.0 | 5.1 | リード・ソロモン | デジタル・ビデオ放送標準規格、連続デコード、1/2 のキー・サイズ、8 ビット/シンボル |
| 4.2.0 | 5.0 | Viterbi | パラレル・アーキテクチャ、3 ビット・ソフト幅、7 拘束長、66 トレース・バック長 | |

