TimeQuest タイミング・アナライザは、多くのASIC開発ツールで採用されている業界標準の Synopsys Design Constraints （SDC） フォーマットをサポートした、次世代のタイミング・アナライザです。このページでは、TimeQuest タイミング・アナライザに関するより細かな情報へのリンクを提供しています。
TimeQuest タイミング・アナライザに関するリソースについては、以下のページをご覧ください。
TimeQuest アナライザの概要については、Quartus® II TimeQuest タイミング・アナライザ： SDC ベース FPGA タイミング解析製品のページを参照してください。
既知の TimeQuest に関する問題およびテクニカル・サポート・ソリューションを検索するには、アルテラのナレッジ・データベース または Altera Forumをご利用ください。
さらにテクニカル・サポートが必要な場合は、mySupport を使用して、サービス・リクエストの作成および更新を行ってください。
TimeQuest アナライザのリソース
表 1 に TimeQuest タイミング・アナライザに関する技術資料へのリンクを示します。
| 表 1. TimeQuest アナライザの技術資料 | |
| タイトル | 説明 |
|---|---|
| TimeQuest Timing Analyzer (PDF) | Quartus II ソフトウェア・ハンドブックのこの章では、TimeQuest アナライザの機能と SDC コマンドでデザインを制約する方法について説明します。 |
| Switching to the TimeQuest Timing Analyzer (PDF) | Quartus II ソフトウェア・ハンドブックのこの章では、クラシック・アナライザから TimeQuest アナライザに切り替える方法について説明します。 |
| TimeQuest Analyzer Quick Start Tutorial (PDF) | このチュートリアルでは、TimeQuest アナライザを簡単に紹介します。 |
| SDC and TimeQuest API Reference Manual (PDF) | このリファレンス・マニュアルには、TimeQuest アナライザおよび完全な Tcl API でサポートされるすべての SDC コマンドのリストが記載されています。 |
| AN 471: High-Performance FPGA PLL Analysis with TimeQuest (PDF) | このアプリケーション・ノートでは、TimeQuest アナライザを使用して PLL (phase-locked loops) を解析および制約する方法を説明しています。 |
| Performing Equivalent Timing Analysis Between Altera TimeQuest and Xilinx Trace white paper (PDF) | このホワイトペーパーは、アルテラの TimeQuest アナライザ および ザイリンクスの Trace 間での同等なスタティック・タイミング解析の実施方法について解説します。 |
| TimeQuest アナライザのクロック解析 | タイミング解析のための等式の導出を含む、クロック解析に関する詳細情報を読みます。 |
| TimeQuest の例外 | TimeQuest の SDC 例外およびそれらの優先順位の概要を解説します。 |
| TimeQuest のコレクション | サポートされているすべてのコレクション API （TimeQuest アナライザの中核部分）を紹介します。 |
| TimeQuest GUI 機能 | TimeQuest アナライザの GUI とその機能に精通します。 |
表 2 に TimeQuest タイミング・アナライザに関するトレーニングおよびデモへのリンクを示します。
| 表 2. TimeQuest アナライザのトレーニングおよびデモ | |
| タイトル | 説明 |
|---|---|
TimeQuest タイミング・アナライザ |
Quartus II ソフトウェアで TimeQuest スタティック・タイミング・アナライザ・ツールを使用して、FPGA または HardCopy® ASIC
の性能を検証します。また、TimeQuest を使用してタイミング制約（すなわち、アサインメント）も作成します。サポートされる SDC コマンドを使用し、TimeQuest アナライザのユーザ・インタフェースおよびスクリプト・ファイルからタイミング・レポートを生成します。
これは 1時間半のオンライン・コースです。 |
TimeQuest によるソース・シンクロナス回路に対するタイミングの制約と解析  （オンライン・コース） |
このトレーニングは、Quartus II ソフトウェアでの TimeQuest タイミング・アナライザによるソース・シンクロナス・インタフェースの制約および解析方法を示します。コモン・クロック・システム・インタフェースと比較した場合のソース・シンクロナス・インタフェースの利点を解説します。SDC 制約を記述して、シングル・データ・レートのソース・シンクロナス出力および入力を制約することができます。また、TimeQuest タイミング・アナライザを使用してソース・シンクロナス出力および入力のタイミングをレポートおよび解析する方法についても紹介します。
これは 1 時間のオンライン・コースです。 |
| ダブル・データ・レート ソース・シンクロナス・インタフェースの制約と解析 （オンライン・コース） |
このトレーニングは、ダブル・データ・レートの紹介およびダブル・データ・レートの制約に関するいくつかのチャレンジを解説します。制約に関する2つの手法を含め、入力や出力のクロックやデータ制約について学ぶことが可能です。そして、インタフェースのためのタイミング例外についても紹介します。最後に、Quartus II ソフトウェアの TimeQuest タイミング･アナライザを使用してのソース・シンクロナス・インタフェースのタイミングの解析方法について解説します。 これは 1 時間のオンライン・コースです。 |
| Quartus II 基礎編 (インストラクター・コース) |
このコースでは Quartus II ソフトウェアをどのように使ってアルテラ FPGA や CPLD の設計を行うかを学ぶことが出来ます。そして新しくプロジェクトを作成したり、既存のデザインファイルを用いて、デザインをコンパイルすることが可能です。デザインの動作をシミュレーションで検証し、基本的な I/O タイミングの設定を行い、タイミングアナライザで解析します。デザイン作成のプランニングや、I/O の制約をどう計画し、設定するか学ぶことも出来ます。 これは 1日間のインストラクター・コースです。 |
| Quartus II 応用編：タイミング解析 (インストラクター・コース) |
Quartus II の TimeQuest タイミング・アナライザを使用して、デザインにタイミング制約を設定し、タイミング解析を行う方法を学習します。
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TimeQuest タイミング・アナライザへ移行するにあたって |
このトレーニングでは、Quartus II ソフトウェア v7.2 のクラシック・タイミング・アナライザからTimeQuest タイミング・アナライザへ移行するにあたっての概要を紹介します。2つのタイミング解析エンジンの主な違いについて学習します。このコースでは、デザインを TimeQuest タイミング・アナライザに変換するための推奨される手順を紹介します（変換作業が正しく実行されたかを確認する方法を含む）。 |
