最適化サポート・リソース

Quartus II ハンドブックのこの章では、アルテラ・デバイスの設計時に、リソース使用量の低減、タイミング性能の向上、コンパイル時間の短縮を図るための手法を説明しています。

Quartus II ハンドブックのこの章では、Chip Planner ツール（従来のデバイスに対しては、タイミングクロージャ・フロアプラン）を使用してフロアプランの解析および最適化を行うかについて説明します。この章ではさらに、LogicLock 領域を使用してロジック配置を制御する方法も紹介します。

Quartus II ハンドブックのこの章では、Chip Planner を使用したECO (Engineering Change Order：設計変更管理) と実行とデザイン・フィッティングの解析および最適化（サポートされるデバイス用）を紹介します。

ネットリストおよびフィジカル・シンセシスの最適化（PDF）

Quartus II ソフトウェア・ハンドブックのこの章では、Quartus II ソフトウェアでのネットリスト最適化およびフィジカル・シンセシスがどのようにデザインのネットリストを変更でき、結果の品質改善に役立つかについて説明しています。

デザイン・スペース・エクスプローラ （PDF）

このリソースセンタで紹介する、推奨するコーディング・ガイドラインを使用することで品質の高い結果を得ることが可能です。詳細は、シンセシスおよびネットリスト・ビューワのリソース・センタのデザイン＆コーディング・ガイドライン・セクションをご覧ください。

インクリメンタル・コンパイルを使用して、コンパイル時間を短縮したり、最適化中の結果を保持することができます。

タイトル

説明

Quartus II ソフトウェアの Optimization Advisor に関する短いデモンストレーションを行います。

これは 4 分間のオンライン・デモです。

このコースでは Quartus II ソフトウェアをどのように使ってアルテラ FPGA や CPLD の設計を行うかを学ぶことが出来ます。そして新しくプロジェクトを作成したり、既存のデザインファイルを用いて、デザインをコンパイルすることが可能です。デザインの動作をシミュレーションで検証し、基本的な I/O タイミングの設定を行い、タイミングアナライザで解析します。デザイン作成のプランニングや、I/O の制約をどう計画し、設定するか学ぶことも出来ます。

これは 1日間のインストラクター・コースです。

デザインの開発期間を短縮し、デザインのパフォーマンスを向上することを可能にする Quartus II ソフトウェアの機能を学習します。Quartus II のインクリメンタル・コンパイル手法を使用して、デザインの選択した領域のパフォーマンスを保持しながら、コンパイル時間を削減する手法を学習します。タイミング違反を解析する方法と、パフォーマンス向上のための推奨事項について学習します。

これは、インストラクターによる半日コースです。

Chip Planner を使用したデザイン解析について紹介します。クリティカル・パスおよびフィジカル・タイミング見積りの表示の仕方や、Chip Planner を使った消費電力解析方法、そして配線の輻輳の表示について説明します。

そして、ECOの実行方法にして紹介します。最後に、フロアプランのアサイメントについて説明します。

これは 1 時間のオンライン・コースです。

Quartus II ソフトウェアの Chip Planner のチップ編集機能を紹介し、配置配線後のFPGA デザインの解析および編集方法について説明します。小さなデザインのバグの修正およびデザイン全体の再コンパイルを行わずに実施するタイミングの最適化について（そのためデザイン全体の時間を短縮可能）、Chip Editor を使用した実用例をご覧ください。

Quartus II ソフトウェア バージョン 6.1 からは、すべて Chip Editor の機能が Chip Planner 上で使用可能になりました。

これは 1 時間のオンライン・コースです。

このデモでは、DSE ツールの概要を示します。

これは 4 分間のオンライン・デモです。