Quartus® II ソフトウェアは、さまざまな種類のデザイン入力をサポートし、高度なインテグレーテッド・シンセシス機能を備えています。 また、回路図のネットリスト・ビューワも提供しており、デザイン構造を解析して、ソフトウェアによるデザインの解釈を確認することができます。デザインおよびコーディングのガイドライン、Quartus II インテグレーテッド・シンセシス、ネットリスト・ビューワに関する詳細に関しては以下をご覧ください。
- デザインおよびコーディング・ガイドラインの技術資料
- デザインおよびコーディング・ガイドラインのトレーニングおよびデモ
- インテグレーテッド・シンセシス機能の技術資料
- インテグレーテッド・シンセシス機能のトレーニングおよびデモ
- ネットリスト・ビューワの技術資料
- ネットリスト・ビューワのトレーニングおよびデモ
デザイン入力および合成機能の概要については、製品の特長ページのデザイン機能および合成を参照してください。
既知のデザイン入力およびネットリスト・ビューワに関する問題およびテクニカル・サポート・ソリューションを検索するには、アルテラのナレッジデータベースまたはAltera® Forum を使用してください。
さらにテクニカル・サポートが必要な場合は、mySupport を使用して、サービス・リクエストの作成および更新を行ってください。
デザインおよびコーディング・ガイドラインのリソース
表 1 にデザインおよびコーディング・ガイドラインに関する技術資料へのリンクを示します。
| 表 1. デザインおよびコーディング・ガイドラインの技術資料 | |
| タイトル | 説明 |
|---|---|
| Design Planning with the Quartus II Software (PDF) | Quartus II ハンドブックのこの章では、重要な FPGA デザイン・プランに関する問題を解説し、推奨事項を提供し、アルテラ FPGAの設計生産性を向上させるのに役立つ各種ツールを解説しています。 |
| Design Recommendations for Altera Devices and the Quartus II Design Assistant (PDF) | Quartus II ハンドブックのこの章では、同期設計や推奨される設計手法について説明しています。デザインに含まれる潜在的な問題を解消するのに役立つ Quartus II Design Assistant についても説明しています。 |
| 推奨される HDL コーディング構文 (PDF) | Quartus II ハンドブックのこの章では、アルテラのメガファンクションやデバイス固有のコーディング・ガイドラインから推論される論理の解説を含め、Verilog HDL および VHDL コーディング・スタイルの推奨事項と例を示しています。 |
| Designing with Low-Level Primitives User Guide (PDF) | このユーザ・ガイドでは、特定のハードウェア実装のための、小さなアーキテクチャのビルディング・ブロックおよびアサインメントを使用した、低レベルの HDL デザイン手法について説明しています。 |
| Advanced Synthesis Cookbook: A Design Guide for Stratix II and Stratix III Devices (PDF) Design Files (ZIP) |
このユーザ・ガイドでは、Stratix® II & Stratix III デバイスのアダプティブ・ロジック・モジュール (ALM) 用のデザイン・ブロックの最適化の際に活用できるヒントを紹介します。このドキュメントには、回路ビルディング・ブロックや関連情報を提供し、テスト用、そして複雑な最適化方法をさらに理解するために使用可能なデザイン例ファイルを提供しています。 |
表 2 にデザインおよびコーディング・ガイドラインに関するトレーニングおよびデモへのリンクを示します。
| 表 2. デザインおよびコーディング・ガイドラインのトレーニングおよびデモ | |
| タイトル | 説明 |
|---|---|
デザイン入力  (オンライン・デモ) |
プロジェクトのセットアップ方法および Quartus II ソフトウェアでのデザイン入力方法を習得します。 これは 4 分弱のデモです。 |
| 高集積 FPGA のデザイン・プラン・ガイドライン (オンライン・デモ) |
適切なデザイン・プラン手法によるピン・レイアウト問題、消費電力問題、およびタイミング問題の回避方法について学習します。 これは 1 時間のオンライン・コースです。 |
| VHDL の基礎 (オンライン・デモ) |
VHDL 言語の概要とプログラマブル・ロジック・デザインでの使用について理解します。 これは 1 時間のオンライン・コースです。 |
| Verilog HDL の基礎 (オンライン・コース) |
Verilog HDL 言語の概要とプログラマブル・ロジック・デザインでのその使用について理解します。 これは 1 時間のオンライン・コースです。 |
|
Quartus II ソフトウェア： 回路図設計
Using the Quartus II Software: Schematic Design |
Quartus II ソフトウェア・グラフィック・エディタを使用して、どのように回路図デザインを作成するかを解説します。また、Quartus II ソフトウェアにインストールされている機能ライブラリ （例： マルチプライヤ、フィルター等） をどのように活用できるかについても解説します。そして、カスタム・ファンクションの生成方法についても学ぶことができます。 これは 30分のオンライン・コースです。 |
インテグレーテッド・シンセシス機能のリソース
表 3 に Quartus II インテグレーテッド・シンセシス機能に関する技術資料へのリンクを示します。
| 表 3. インテグレーテッド・シンセシス機能の技術資料 | |
| タイトル | 説明 |
|---|---|
| Quartus II Integrated Synthesis (PDF) | Quartus II ハンドブックのこの章は、Quartus II ソフトウェアでのデザイン・フローと言語サポートを文書化したものです。 Quartus II の合成オプション、属性、および他の機能での合成結果を改善および制御する方法を説明しています。 また、ノード命名規則および合成を通じてノードを保持する方法についても説明しています。 |
表 4 に Quartus II のインテグレーテッド・シンセシス機能に関するトレーニングおよびデモへのリンクを示します。
| 表 4. インテグレーテッド・シンセシス機能のトレーニングおよびデモ | |
| タイトル | 説明 |
|---|---|
| コンパイル (オンライン・デモ) |
プロジェクトでの設定、コンパイルの開始、および結果の表示方法を理解します。 これは 3分弱のデモです。 |
| Quartus II ソフトウェアの使用：概要 (オンライン・コース) |
基本的な Quartus II デザイン環境に精通することができます。 基本的な FPGA デザイン・フローのステップとそのフローでの Quartus II ソフトウェアの使用方法について学習します。 新しいプロジェクトを作成する場所、ピン・アサインメントの作成方法、Quartus II ソフトウェア・コンパイル出力情報の検索場所など、Quartus II ソフトウェア・ユーザ・インタフェースの基本ファンクションを把握します。 これは 1.5 時間のオンライン・コースです。 |
| Quartus II ソフトウェア・インタラクティブ・チュートリアル (オンライン・チュートリアル) |
このインタラクティブ・クラスでは、デザイン・フロー、プロジェクト管理、デザイン・ツール、そして、テスト済みのデザインによるデバイスのプログラミングを含む Quartus II デザイン・ソフトウェアの基本コンポーネントを解説します。それぞれのチュートリアル・モジュールでは、デザイン機能の理解を前提とし、その後、紹介した内容について理解度をチェックします。メニュー画面から希望されるモジュールを選択でき、自分のペースでチュートリアルを進めることができます。 これは 4時間のオンライン・チュートリアル・コースです。 |
| Quartus II 基礎編 (インストラクター・コース) |
このコースでは Quartus II ソフトウェアをどのように使ってアルテラ FPGA や CPLD の設計を行うかを学ぶことが出来ます。そして新しくプロジェクトを作成したり、既存のデザインファイルを用いて、デザインをコンパイルすることが可能です。デザインの動作をシミュレーションで検証し、基本的な I/O タイミングの設定を行い、タイミングアナライザで解析します。デザイン作成のプランニングや、I/O の制約をどう計画し、設定するか学ぶことも出来ます。 これは 1日間のインストラクター・コースです。 |
ネットリスト・ビューワのリソース
表 5 に Quartus II ネットリスト・ビューワに関する技術資料へのリンクを示します。
| 表 5. ネットリスト・ビューワの技術資料 | |
| リソース | 説明 |
|---|---|
| Quartus II ネットリスト・ビューワによるデザインの解析 (PDF) | Quartus II ハンドブックのこの章では、ビューワのユーザ・インタフェースと機能を説明し、例を示します。 Quartus II RTL Viewer、State Machine Viewer、および Technology Map Viewer は、デバッギング、最適化、または制約エントリ時における初期合成結果およびマッピング完了後の合成結果を表示するための強力な方法を提供します。 |
表 6 に Quartus II ネットリスト・ビューワに関するトレーニングおよびデモへのリンクを示します。
| 表 6. ネットリスト・ビューワのトレーニングおよびデモ | |
| リソース | 説明 |
|---|---|
| RTL Viewer および Technology Map Viewer を使用した合成およびフィッティング結果の確認 (オンライン・デモ) |
RTL Viewer および Technology Map Viewer でナビゲートする方法およびこれらのビューワを使用して、デザインの問題をデバッグする方法を習得します。 これは 5 分のデモです。 |
