FPGA の性能が向上し、サイズが増大し複雑になるにつれて、検証プロセスが FPGA のデザイン･サイクルのクリティカルな部分になる可能性があります。検証プロセスの複雑さを緩和するために、アルテラはオンチップ･デバッグ･ツールのポートフォリオを提供しています。このオンチップ・デバッグ･ツールは、外部機器を使用せずに、デザインの内部ノードのリアルタイム・キャプチャを可能にし、デザインを素早く検証するのに役立ちます。
オンチップ・デバッグに関するリソースについては、以下のページをご覧ください。
オンチップ・デバッグ・ツールのポートフォリオおよび Chip Planner の概要については、Quartus® II 開発ソフトウェアの検証方法 ページを参照してください。
既知のオンチップ・デバッグに関する問題およびテクニカル・サポート・ソリューションを検索するには、アルテラのナレッジ・データベースまたはAltera Forumをご利用ください。
さらにテクニカル・サポートが必要な場合は、mySupport を使用して、サービス・リクエストの作成および更新を行ってください。
オンチップ・デバッグ・リソース
表 1 に、オンチップ･デバッグに関するドキュメント･リソースについての情報を示します。
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表 1. オンチップ・デバッグの参考ドキュメント |
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| リソース | 説明 |
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| Quick Design Debugging Using SignalProbe (PDF) | Quartus® II 開発ソフトウェア･ハンドブックのこの章では、SingalProbe 機能を使用する検証フローについて説明しています。この機能によって、デザインに影響を及ぼすことなく内部信号を I/O ピンに素早く配線して、デザイン検証の効率を高めることができます。 |
| SignalTap II エンベデッド・ロジック・アナライザを使用したデザインのデバッグ (PDF) | Quartus II 開発ソフトウェア・ハンドブックのこの章では、SignalTap® II エンベデッド･ロジック･アナライザを使用した検証フローについて説明しています。SignalTap II エンベデッド･ロジック･アナライザは、FPGA 上でデザインが実仕様速度で動作しているときに、外部装置または追加 I/O ピンを使用しないでデザインの内部信号の状態を調べることによって、FPGA デザインのデバッグを支援します。 |
| 外部ロジック・アナライザを使用したイン・システム・デバッグ (PDF) | Quartus II 開発ソフトウェア･ハンドブックのこの章では、ロジック･アナライザ･インタフェースを使用した検証フローについて説明しています。このインタフェースによって、FPGAの内部信号と外部ロジック・アナライザとが接続されます。この機能により、デバッグのために多くの内部デバイス信号セットを少数の出力ピンに接続し、外部ロジック･アナライザの最新機能を利用できるようにします。 |
| FPGA メモリおよび定数のインシステム・アップデート (PDF) | Quartus II 開発ソフトウェア･ハンドブックのこの章では、イン・システムのメモリ・コンテンツ・エディタについて説明しています。この機能は、JTAG インタフェースを介して、システム内の FPGA メモリおよび定数へのリードおよびライト･アクセスを提供します。 |
| Design Debugging Using In-System Sources and Probes (PDF) | Quartus II 開発ソフトウェア・ハンドブックのこの章では、イン・システムのソースおよびプローブ機能について説明しています。この機能は、デザイン内の任意のロジック･ノードをドライブまたはサンプリングするためにカスタマイズされたレジスタ･チェインをセットアップし、単純な仮想スティミュラスを入力するための簡単な方法や、測定器が接続されたノードの現在値をキャプチャするための簡単な方法を紹介します。 |
| Transceiver Link Debugging Using the Quartus II Software(PDF) | Quartus II 開発ソフトウェア・ハンドブックのこの章では、Quartus II バージョン 10.0より搭載された transceiver toolkit （トランシーバ・ツールキット）の使い方について紹介し、アルテラのトランシーバ搭載デバイスの高速リンクの検証について解説します。この資料では、transceiver toolkitを使い始めるためのデザイン例も提供しています。 |
| sld_virtual_jtag メガファンクション･ユーザガイド (PDF) | このリファレンス･マニュアルは、sld_virtual_jtag メガファンクションとしても知られている Virtual JTAG メガファンクションについて説明しています。sld_virtual_jtag メガファンクションと、プロセッサ･ベースのデバッグ･ソリューションやシステムレベルのデバックツールを組み合わせることで、独自のシステム･レベル･デバッグ･インフラストラクチャを構築することができます。 |
| AN 323: Using SignalTap II Embedded Logic Analyzers in SOPC Builder Systems (PDF) デザイン･ファイル |
このアプリケーション･ノートでは、SignalTap II ロジック･アナライザを使用して、SOPC Builder によって生成されたシステム･モジュールの内部にある信号をモニタする方法について説明しています。 |
| AN 446: Debugging Nios II Systems with the SignalTap II Logic Analyzer | このアプリケーション･ノートでは、SignalTap II ロジック･アナライザで使用する Nios II プラグインについて解説し、プラグイン用の機能、コンフィギュレーション・オプション、そして ユーズモードに関して紹介します。 |
表 2 に、オンチップ・デバッグ・ツールに関するトレーニングおよびデモを紹介します。
| 表 2. トレーニング･コースおよびオンライン・デモンストレーション | |
| リソース | 説明 |
|---|---|
SignalTap II エンベデッド・ロジック・アナライザ  |
このオンライン･トレーニング･コースでは、SignalTap II ロジック･アナライザの使用について綿密な演習を提供します。
これは 1時間 30分間のオンライン・コースです。 |
| Transceiver Toolkit |
このオンライン･トレーニング･コースでは、 Quartus II ソフトウェアに搭載される transceiver toolkit を使用した高速トランシーバ･リンクの検証方法について解説します。 これは 40 分間のオンライン・コースです。 |
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このトレーニングは、仮想 JTAG メガファンクションの使用方法についての入門コースです。 これは 30 分間のオンライン・コースです。 |
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| Quartus II 応用編：デザイン検証 |
Quartus II ソフトウェアの機能を使用して、デザインの検証を行う方法を学習し、そして PowerPlay Power Analyzer を使用して、デザインの消費電力を見積る方法についても紹介します。 これは、インストラクターによる半日コースです。 |
