ソリューション ID: rd06052008_240
掲載日: 2012年1月30日
製品カテゴリー: デバイス
製品エリア: ギガビット・トランシーバ
製品サブ・エリア: プロトコル
ソフトウェア: Quartus II PC
デバイス・ファミリ: STRATIX IV GX
IP 製品: Other

件名

When I simulate the PCI Express (PIPE) x8 configuration in Stratix IV GX device, why is the coreclkout [1] port always at logic low?

回答

When you instantiate the Stratix® IV GX transceiver in PCI Express (PIPE) x8 configuration, the ALTGX MegaWizard® Plug-in Manager provides two bits for the coreclkout output port, one for each transceiver block.

 

Altera has identified that during functional simulation of the above configuration, the coreclkout[1] is always stuck at logic zero. The expected behavior is to have transitions on both coreclkout[0] and coreclkout[1].

 

Workaround: Altera recommends that you use only the coreclkout[0] port to clock the user logic in your design.

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アルテラは、このソリューションがユーザーが意図した目的において機能することを保証するものではなく、ソリューションの使用に関する保証および信頼性に対しても責任を負わないものとします。