VHDL

以下のデザイン例では、VHDL (very high-speed integrated circuit hardware description language) を使用してファンクションを実装する手順を示します。VHDL に関する詳細は、Quartus® II ヘルプ（英語版）を参照してください。

アルテラ・デバイスの VHDL デザイン例に関する詳細は、Quartus II ハンドブックの推奨される HDL コーディング構文 (PDF) をご覧ください。VHDL デザイン例は、Quartus II ソフトウェアの言語テンプレートからもアクセス可能です。多くのアルテラ・デバイスで活用可能な、アダプティブ・ロジック・モジュール (ALM) 向けのデザインブロックの最適化に関するテクニックについは、Advanced Synthesis Cookbook: A Design Guide for Stratix II, Stratix III, and Stratix IV Devices (PDF) をご覧ください。

VHDL エンベデッド・プロセッサのファンクション

• 標準 Nios® II ハードウェア・デザイン例

VHDL 演算ファンクション

• 加算器/減算器
• キャリ・ルックアヘッド加算器
• ダウン・カウンタ（lpm_counter）
• 動作カウンタ
• リップル・キャリー加算器
• バイナリ加算器ツリー 
• Gray カウンタ

VHDL メモリ・ファンクション

• デュアル・クロック同期 RAM
• シングル・クロック同期 RAM
• サイクル・シェア・デュアル・ポート RAM（csdpram）
• シングル・クロックを備えたトゥルー・デュアル・ポート RAM
• シングル・ポート RAM 
• シングル・ポート ROM 
• デュアル・ポート ROM 

VHDL バス＆ I/O ファンクション

• 双方向バス
• トライ・ステート・バス

VHDL ロジック・ファンクション

• 1x64 シフト・レジスタ 
• タップ付き 8x64 シフト・レジスタ
• 同期ロード付きカウンタ
• 意図しないラッチ形成の防止
• DFFE のインスタンス化
• lpm_dff を使用した DFF のインスタンス化
• ステート・マシン向け VHDL テンプレート

VHDL デジタル信号処理（DSP）ファンクション

• Stratix® III & IV FPGA DSP ブロックの推測用 VHDL テンプレート
• OFDM向け サイクリック・プリフィックス・インサーション
• ノード同期機能を備えた Viterbi デコーダ
• 符号付き乗算器
• 符号なし乗算アキュムレータ
• レジスタ I/O 内蔵符号なし乗算器
• 符号なし乗算加算器

その他の VHDL ファンクション

• 階層デザインの作成
• 16 進値の標準ロジック・ベクタへの変換

VHDL の使用例

アルテラでは VHDL デザイン例をダウンロード可能な実行ファイルとして、もしくは Web ブラウザにテキストとして表示する形で提供しています。実行ファイルのリンクをクリックして、ファイルをハード・ディスクにダウンロードします。Quartus II ソフトウェア （または、MAX+PLUS II レガシー・ソフトウェア）でテキストとして表示されている VHDL デザイン例を使用するには、Web ブラウザからテキスト・エディタにテキストをコピー・アンド・ペーストします。VHDL デザイン・ファイル（.vhd）のファイル名が、例のエンティティ名と同じであることを確認してください。例えば、エンティティ名が myram の場合は、ファイルを myram.vhd として保存します。

デザイン例の免責条項

アルテラの Web サイトに掲載されたこれらのデザイン例はアルテラが所有権を保有しており、アルテラ・デバイスでのみ使用できます。これらのデザイン例は、便宜的に「現状 のまま」で提供されているものであり、商品性、権利の非侵害、または特定目的への適合に関する保証を含め、いかなる種類の条件、表明、または保証（明示 的、暗示的、または法令による）もすべて無制限に否認されます。アルテラは明確に、これらのデザイン例をアルテラ以外のメーカが販売する製品と組み合わせ て使用することを推奨、提案、または要求しません。