以下の Verilog デザイン例では、Verilog ハードウェア記述言語（HDL）を使用してファンクションを実装する手順を示します。Verilog HDL に関する詳細は、Quartus® II ヘルプ（英語版）を参照してください。
アルテラ・デバイスの Verilog デザイン例に関する詳細は、Quartus II ハンドブックの推奨される HDL コーディング構文 (PDF) をご覧ください。Verilog HDL デザイン例は、Quartus II ソフトウェアの言語テンプレートからもアクセス可能です。多くのアルテラ・デバイスで活用可能な、アダプティブ・ロジック・モジュール (ALM) 向けのデザインブロックの最適化に関するテクニックについは、Advanced Synthesis Cookbook: A Design Guide for Stratix II, Stratix III, and Stratix IV Devices (PDF) をご覧ください。
Verilog エンベデッド・プロセッサのファンクション
Verilog 通信ファンクション
Verilog 演算ファンクション
Verilog 外部メモリ・インタフェース・ファンクション
- Four DDR3 ALTMEMPHY-Based Controllers for Stratix IV FPGAs
- Interfacing with a 64-bit DDR3 SDRAM UDIMM Interface at 400 MHz in a Stratix IV FPGA
- 8-Bit Wide DDR2 ALTMEMPHY-Based SOPC Builder Integrated in Cyclone III FPGAs
- 8-Bit Wide DDR3 UniPHY-Based Qsys Integrated in Stratix IV FPGAs
- Interfacing 400-MHz RLDRAM II in a Stratix IV FPGA
- Interfacing 350-MHz QDR II+ SRAM in a Stratix IV FPGA
- Interfacing with a 64-bit DDR3 SDRAM UniPHY Interface at 533 MHz in a Stratix IV FPGA
- Interfacing with a 72-bit DDR2 SDRAM UniPHY Interface at 400 MHz in a Stratix III FPGA
- Implementing Multiple Memory Interface Using UniPHY in a Stratix IV FPGA
Verilog メモリ・ファンクション
- デュアル・クロック同期 RAM
- シングル・クロック同期 RAM
- 個別の入力＆出力ポートを備えたパラメータ化された RAM
- シングル・クロックを備えたトゥルー・デュアル・ポートRAM
- シングル・ポート RAM
Verilog バス＆ I/O ファンクション
Verilog ロジック・ファンクション
- 1 x 64 シフト・レジスタ
- タップ付き 8 x 64 シフト・レジスタ
- 非同期リセット付きカウンタ
- DFFE のインスタンス化
- 同期ステート・マシン
- ステート・マシン向けVerilog HDL テンプレート
Verilog デジタル信号処理（DSP）ファンクション
- Stratix® III/Stratix IV FPGA 用 DSP ブロックを推測する Verilog テンプレート
- ブロック浮動小数点演算スケーリングを使用した IFFT+FFT ペアでのユニティ・ゲインの達成
- 係数リロード有限インパルス応答（FIR）フィルタ
- 変換長 32K ポイントの高速フーリエ変換（FFT）
- レジスタ I/O 内蔵符号付き乗算器
- 符号付き乗算加算器
- 符号なし乗算器
- 符号なし乗算アキュムレータ
その他の Verilog ファンクション
Verilog HDLデザイン例の使用例
アルテラでは Verilog HDL デザイン例をダウンロード可能な実行ファイルとして、または Web ブラウザにテキストとして表示する形で提供しています。実行ファイルのリンクをクリックして、ファイルをハード・ディスクにダウンロードします。Quartus II ソフトウェア （または、MAX+PLUS II レガシー・ソフトウェア）にテキストとして表示されている Verilog HDL デザイン例を使用するには、Web ブラウザからテキスト・エディタにテキストをコピー・アンド・ペーストします。Verilog HDL デザイン・ファイル（.v）のファイル名が、例のエンティティ名と同じであることを確認してください。例えば、エンティティ名が myram の場合、ファイルを myram.v として保存します。
デザイン例の免責条項
アルテラの Web サイトに掲載されたこれらのデザイン例はアルテラが所有権を保有しており、アルテラ・デバイスでのみ使用できます。これらのデザイン例は、便宜的に「現状 のまま」で提供されているものであり、商品性、権利の非侵害、または特定目的への適合に関する保証を含め、いかなる種類の条件、表明、または保証（明示 的、暗示的、または法令による）もすべて無制限に否認されます。アルテラは明確に、これらのデザイン例をアルテラ以外のメーカが販売する製品と組み合わせ て使用することを推奨、提案、または要求しません。
