SDC （Synopsys Design Constraint） フォーマットを使用して、単純なものから複雑なものまで、あらゆるデザインに対するタイミング制約を簡単に指定することができます。以下は、デザイン内のすべてのクロック （ポートおよびピン）、入力 I/O パス、および出力 I/O パスに対してタイミング制約を与える場合の、最もシンプルな SDC ファイルの記述例です。下記のSDCファイルはどんなデザインのテンプレートとしても使用できますが、各デザインはすべてのクロック、入力ポート、および出力ポートに対して個別にタイミング制約を与える、カスタマイズされたSDCファイルを構成している必要があります。
# Constrain clock port clk with a 10ns requirement
create_clock -period 10 [get_ports clk]
# Automatically apply a generate clock on the output of phase-locked loops (PLLs)
# This command can be safely left in the SDC even if no PLLs exist in the design
derive_pll_clocks
# 入力 I/O パスへのタイミング制約
set_input_delay -clock clk -max 2 [all_inputs]
set_input_delay -clock clk -min 3 [all_inputs]
# 出力 I/O パスへのタイミング制約
set_output_delay -clock clk 2 [all_outputs] 2
