インタフェース & ペリフェラル・デザイン例

アルテラは、アルテラ・デバイスのデザインに使用するユーザ・インタフェースおよびペリフェラル・デザイン例を提供しています。デザイン・エントリ手法を選択して、デザイン例を表示します。

表 1. インタフェースおよびペリフェラル・デザイン例 － ファンクションおよびデザイン・エントリ手法
ファンクション	デザイン・エントリ手法
TSE: Instantiate TSE with External ALTGX / ALTLVDS	Verilog HDL
TSE: Implement Reset Sequence in TSE Using ALTLVDS as Transceiver	Verilog HDL
TSE: Implement Reset Sequence in TSE Using ALTGX as Transceiver	Verilog HDL
RapidIO: Maintenance Master to System Maintenance Slave Bridge	Verilog HDL
pci_mt32 および pci_t32 MegaCore® ファンクション用 PCI ターゲット・ターミネーション例	VHDL および Verilog HDL
PCI MegaCore ファンクション用 PCI ターゲット・メモリ例	VHDL および Verilog HDL
pci_mt32 MegaCore ファンクション用 PCI マスタ・メモリ例	VHDL および Verilog HDL

その他のデザイン例は、 インタフェース・プロトコル ページにあります。

デザイン例の免責条項

アルテラの Web サイトに掲載されたこれらのデザイン例はアルテラが所有権を保有しており、アルテラ・デバイスでのみ使用できます。これらのデザイン例は、便宜的に「現状 のまま」で提供されているものであり、商品性、権利の非侵害、または特定目的への適合に関する保証を含め、いかなる種類の条件、表明、または保証（明示 的、暗示的、または法令による）もすべて無制限に否認されます。アルテラは明確に、これらのデザイン例をアルテラ以外のメーカが販売する製品と組み合わせ て使用することを推奨、提案、または要求しません。