アルテラはユーザに、Quartus® II ソフトウェアを使用したアルテラ・デバイスのデザインに使用する、フェーズ・ロック・ループ（PLL）のデザイン例を提供します。 以下の表 1 に PLL デザイン例を示します。例の説明を表示し、ダウンロードするためのリンクがあります。
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表 1. PLL デザイン例 |
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説明 |
デザインをダウンロードするためのリンク |
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AN 367: Stratix® II デバイスでの PLL リコンフィギュレーションの実装（バージョン 1.0、2004年 12 月 665 KB） |
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AN 282: Stratix & Stratix GX デバイスでの PLL リコンフィギュレーションの実装（バージョン 1.0、2003 年 1 月 358 KB） |
例 1: ロジック・エレメント（LE）を使用したシフト・レジスタ（276 KB） |
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例 2: MIF 付き altpll_reconfig デザイン（181 KB） |
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例 3: altpll_reconfig デザイン（181 KB） |
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AN 313: Stratix & Stratix GX デバイスでのクロック切り替え機能の実装（バージョン 1.0、2004 年 1 月 273 KB） |
クロック切り替え機能のデザイン例（233 KB） |
