表 1 にアルテラ・デバイスのデザインに使用するロジック・デザイン例を示します。デザイン例を表示するには、デザイン・エントリ手法をクリックします。
| 表 1. ロジック・デザイン例 | |
| ファンクション | デザイン・エントリ手法 |
| 1x64 シフト・レジスタ | Verilog HDL VHDL |
| タップ付き 8x64 シフト・レジスタ | Verilog HDL VHDL |
| 非同期リセット付きカウンタ | Verilog HDL VHDL |
| 意図しないラッチ形成の防止 | VHDL |
| DFFE のインスタンス化 | Verilog HDL VHDL |
lpm_dffを使用した DFF のインスタンス化 |
VHDL |
| 同期ステート・マシン | Verilog HDL |
| ステート・マシン向け Verilog HDL テンプレート | Verilog HDL |
| ステート・マシン向け VHDL テンプレート | VHDL |
| レガシー例 | |
パラメータ化された乗算器（lpm_mux） |
AHDL MAX+PLUS II Graphic Editor |
| EAB を使用したファンクションの比較 | MAX+PLUS® II Graphic Editor |
シーケンサ（lpm_rom） |
MAX+PLUS II Graphic Editor |
| リニア・フィードバック・シフト・レジスタ | MAX+PLUS II Graphic Editor |
| EAB に実装するステート・マシン | MAX+PLUS II Graphic Editor |
デザイン例の免責条項
アルテラの Web サイトに掲載されたこれらのデザイン例はアルテラが所有権を保有しており、アルテラ・デバイスでのみ使用できます。これらのデザイン例は、便宜的に「現状 のまま」で提供されているものであり、商品性、権利の非侵害、または特定目的への適合に関する保証を含め、いかなる種類の条件、表明、または保証（明示 的、暗示的、または法令による）もすべて無制限に否認されます。アルテラは明確に、これらのデザイン例をアルテラ以外のメーカが販売する製品と組み合わせ て使用することを推奨、提案、または要求しません。
