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デザイン例 は、アルテラ製品にすぐに使用できるHDLコード・サンプルです。提供されているデザイン例には、CコードとSOPC Builderを使用するエンベデッド・プロセッサ・デザイン、VHDLあるいはVerilogを使用したデジタル・シグナル・プロセシング（DSP）、インタフェース・プロトコル、および外部メモリ・インタフェースのデザインが含まれています。 デザイン・エントリー/ツール例 は、デザイン・エントリー・プロセスを支援します。デザイン・エントリー/ツール例には、基本ロジック・ブロック、スクリプティング、ゲート・レベル・タイミング・シミュレーション・ツール、およびデバッグのインスタンス作成のサンプルが含まれています。また、Quartus® II のファンクション例も提供しています。各種デザイン・エントリー手法の詳細情報は、Quartus II ソフトウェア内のヘルプ・ファイルをご覧ください。 |
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IP コア
は、アルテラ・デバイスに最適化されたブロックです。
リファレンス・デザイン は、共通のデザイン目標に主眼を置いた複雑ですぐに使用できるシステム・レベル・ソリューションです。
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| 関連リンク | その他のデザイン例 |
アルテラ・デザイン例は、アルテラ・サブスクリプションのライセンスが有効なアルテラのデバイスおよびツールに対してのみ使用が可能です。アルテラ・サブスクリプションの詳細およびご購入に関しては、アルテラの販売代理店までお問い合わせください。
デザイン例の免責条項
アルテラの Web サイトに掲載されたこれらのデザイン例はアルテラが所有権を保有しており、アルテラ・デバイスでのみ使用できます。これらのデザイン例は、便宜的に「現状のまま」で提供されているものであり、商品性、権利の非侵害、または特定目的への適合に関する保証を含め、いかなる種類の条件、表明、または保証（明示 的、暗示的、または法令による）もすべて無制限に否認されます。アルテラは明確に、これらのデザイン例をアルテラ以外のメーカが販売する製品と組み合わせて使用することを推奨、提案、または要求しません。
