Qsys チュートリアル (PDF) は、Quartus® II 開発ソフトウェアに付属の Qsys システム統合ツールを使用して設計・検証する方法を、ステップごとに解説しています。このデザイン例には、チュートリアルの手順に従ってメモリ・テスタ・システムを設計するためのシステム・コンポーネントが含まれています。
このチュートリアルでは、以下のステップを実行します。
- Qsys のコンポーネントを使用して、メモリ・テスタ・デザインを作成
- サブシステムの階層レベルを使用してデザインを構築
- FPGA をプログラムして、テスタがレポート報告したメモリ効率を計算
- バス・ファンクション・モデル (BFM) を使用して、シミュレーションに使用するデザイン・コンポーネントの 1 つを検証
- システム・コンソールを使用して、JTAG経由でAvalon® メモリ・マップド (MM) ブリッジにアクセスしてシステムを制御可能
このデザイン例は、読み出し/書き込みアクセスが可能なあらゆる Avalon-MM スレーブ・インタフェースのテストに拡張できるため、このデザイン例を他の多くのメモリ・タイプやインタフェースをテストするためのファーストステップとして使用できます。
ソフトウェアおよびハードウェア要件
このデザイン例の使用には、以下を含むアルテラ・コンプリート・デザイン・スイート v11.0が必要です。
- Quartus II ソフトウェア
- Nios® II エンベデッド・デザイン・スイート
- ModelSim®-Altera® Starter エディション
このデザイン例は、以下の開発ボードのいずれかを使用することが想定されています。
このデザイン例の README ファイルには、以下のボード要件を満たすユーザ独自のカスタム・ボードにこのデザインを移植するための方法が説明されています。
- Altera Stratix、Cyclone、または Arria シリーズ FPGA
- 12 K のロジック・エレメント (LE) またはアダプティブ・ルックアップ・テーブル (ALUT) を使用できること
- 128 K ビットのメモリを使用できること
- JTAG プログラミング・ケーブルの接続
- テスト用外部メモリ・インタフェースおよび Avalon-MM スレーブ・インタフェースを持つメモリ・コントローラ
このデザイン例の使用
このデザイン例は、Qsys チュートリアル (PDF) で構築したシステムに基づきます。デザイン構造の概要および例に含まれるシステム・コンポーネントやコアについては、以下のブロック図を参照してください。
この例で使用するファイルは以下よりダウンロードできます。
- Qsys チュートリアル・デザイン例 (zip) をダウンロード
- この ZIP ファイルには、チュートリアルの手順に従ったりデザイン例を使用したりするのに必要な、すべてのハードウェア・ファイルとソフトウェア・ファイルが含まれています。
- Qsys チュートリアル・デザイン例 README ファイル (txt)
をダウンロード
- この README ファイルには、ZIP ファイルのディレクトリ階層の説明、ボード・サポート情報、およびデザイン移植手順が含まれています。
このデザインの使用は、アルテラのハードウェア・リファレンス・デザイン・ライセンス契約の利用規約で規制されており、それに従うものとします。
ブロック図
デザイン例の免責事項
これらのデザイン例は、アルテラ製のデバイスでのみ使用することができ、所有権はアルテラに帰属します。本資料は、お客様の便宜をはかることのみを目的としており、明示または黙示の保証を含まずに提供しております。したがって、商品性の保証、権利の非侵害、または特定目的への適合性を含め、またそれらに限らず、いかなる保障、表明、または保証に対しても（明示的、暗示的、または法令に定められているいないを問わず）一切責任を負わないものとします。アルテラは明確に、これらのデザイン例をアルテラ以外のメーカが販売する製品と組み合わせて使用することを推奨、提案、または要求しません。
