アルテラの FPGA は、デバイス・クロック管理、外部システム・クロック管理、および高速 I/O インタフェースのための堅牢なクロック・マネージメントおよび合成機能を提供する PLL （Phase-Locked Loop） を提供しています。PLL はグローバル・クロック・ネットワーク または I/O ピンに信号を供給できます。アルテラの最新 FPGA ファミリの一つである Stratix® V FPGA は、柔軟なクロッキングを実現し、外部の電圧制御水晶発振器 （VCXO: voltage-controlled crystal oscillators） に置き換え可能な fPLL を提供します。
表 1 に最新の FPGA に搭載されている PLL 機能の要約と比較を示します。
| 表 1. PLLの特徴 | |||||||||
| 特長 | Stratix V fPLL |
Stratix III および Stratix IV PLL |
Stratix II および Stratix II GX PLL |
Cyclone® IV PLL |
Cyclone III PLL |
Arria II GX PLL |
|||
|---|---|---|---|---|---|---|---|---|---|
| トップ/ボトム | レフト/ライト | エンハンスト PLL |
高速 PLL |
GPLL | MPLL | ||||
| PLL数 | 32 | 2-4 | 2-8 | 2-4 | 2-8 | 1-4 | 2-4 | 2-4 | 4-6 |
| クロックの逓倍と分周 | m/(n xポストスケール・カウンタ) | m/(n xポストスケール・カウンタ) | m/(n xポストスケール・カウンタ) | m/(n xポストスケール・カウンタ) | m/(n xポストスケール・カウンタ) | m/(n xポストスケール・カウンタ) | m/(n xポストスケール・カウンタ) | m/(n xポストスケール・カウンタ) | m/(n xポストスケール・カウンタ) |
| Mカウンタ値 | 1-512 | 1-512 | 1-512 | 1-512 | 1-32 | 1-512 | 1-512 | 1-512 | 1-512 |
| Nカウンタ値 | 1-512 | 1-512 | 1-512 | 1-512 | 1-4 | 1-512 | 1-512 | 1-512 | 1-512 |
| ポストスケール・カウンタ値 | 1-512 | 1-512 | 1-512 | 1-512 (2) | 1-32 (1) | 1-512 (2) | 1-512 (2) | 1-512 (2) | 1-512 |
| PLLあたりの内部クロック出力数 | 18 | 10 | 7 | 6 | 4 | 5 | 5 | 5 | 7 |
| PLLあたりの専用外部クロック出力(PLL#_OUT) 数 | 4本のシングル・エンドまたは2本のシングル・エンドと1差動ペア | 6本のシングル・エンドまたは4本のシングル・エンドと1差動ペア | 2本のシングル・エンドまたは1差動ペア | 6本のシングル・エンドまたは3本の差動 | (3) | 1本のシングル・エンドまたは1差動ペア | 1本のシングル・エンドまたは1差動ペア | 1本のシングル・エンドまたは差動 | 1本のシングル・エンドまたは1差動ペア、3本のシングル・エンドまたは3差動ペア(4) |
| PLLあたりのフィードバック・クロック入力数 | 1本のシングル・エンドまたは差動 | 1本のシングル・エンドまたは差動 | 1本のシングル・エンドのみ | 1本のシングル・エンドまたは差動 | - | - | - | - | - |
| PLL出力は、すべてのクロック・ネットワーク・タイプをドライブ可能 | - | - | - | X | X | X | X | X | - |
| サポートされているクロック・フィードバック・モード | |||||||||
| ノーマル・モード | X | X | X | X | X | X | X (5) | X | X |
| 非補償モード | X | X | X | X | X | X | X | X | X |
| ゼロ遅延バッファ・モード | X | X | X | X | - | X | X (5) | X | X |
| 外部フィードバック・モード | X | X | X | X | - | - | - | - | - |
| ソース・シンクロナス・モード | X | X | X | X | X | X | X (5) | X | X |
| LVDS補償モード | X | - | X | - | - | - | - | - | X |
| 確定的レイテンシ補償 | X | - | - | - | - | X (6) | X | - | - |
| 機能 | |||||||||
| 位相シフト | 最小67psの増分量 | 最小96.125psの増分量 | 最小96.125psの増分量 | 最小125psの増分量 | 最小125psの増分量 | 最小96psの増分量 | 最小78psの増分量 (7) | 最小96psの増分量 | 最小96.125psの増分量 |
| 全モードでタップごとにプログラム可能な位相シフトが可能 | X | X | X | X | X | X | X | X | X |
| アドバンスト・コントロール信号（pllena、areset、pfdena） | X | X (8) | X (8) | X | X | X (8) | X (8) | X (8) | X (8) |
| プログラマブル・デューティ・サイクル | X | X | X | X | X | X | X | X | X |
| 高度な機能 | |||||||||
| ゲート付きクロック | - | - | - | X | X | - | - | - | - |
| 自動クロック・スイッチオーバー | X | X | X | X | - | X | X | X | X |
| マニュアル・クロック・スイッチオーバー | X | X | X | X | X | X | X | X | X |
| プログラマブル帯域幅 | X | X | X | X | X | X | X | X | X |
| PLLリコンフィギュレーション | X | X | X | X | X | X | X | X | X |
| スペクトラム拡散クロッキング | X | X | X | X | - | X | X | X | X |
| カウンタのカスケード接続 | X | X | X | X | - | X | X | X | X |
| PLLの内部カスケード接続機能 | X | X | X | X | X | X | X | X | X |
| サポートされるPLLドライバ | |||||||||
| 専用入力クロック・ピン | X | X | X | X | X | X | X | X | X |
| GCLKネットワーク (9) | X | X | X | X | X | X | X | X | X |
| RCLKネットワーク (9) | X | X | X | X | X | - | - | - | X |
- 出力クロックが 50% のデューティ・サイクルを使用する場合、C カウンタの範囲は 1～32 です。50% 以外のデューティ・サイクルを使用する出力クロックの場合、ポストスケール・カウンタの範囲は 1～16 です。
- 出力クロックが 50% のデューティ・サイクルを使用する場合、C カウンタの範囲は 1～512 です。50% 以外のデューティ・サイクルを使用する出力クロックの場合、ポストスケール・カウンタの範囲は 1～256 です。
- fast PLL の PLL クロック出力は、外部クロック出力として使用される任意の I/O ピンにドライブできます。高速差動 I/O ピンの場合、デバイスはデータ・チャネルを使用してトランスミッタ出力クロック （txclkout） を生成します。
- PLL5 および PLL6 は専用のクロック出力を持っていません。同じ PLL クロック出力で3つのシングル・エンドまたは3組の差動 I/O ペアをドライブします。これは、EP2AGX95、EP2AGX125、EP2AGX190、および EP2AGX260 デバイスの PLL_1 および PLL_3 でのみサポートされます。
- これは MPLL5 および MPLL6 には適用されません。
- これは GPLL3 および GPLL4 には適用されません。
- これはトランシーバ・クロッキングに MPLL を使用する場合にのみ適用できます。
- Stratix IV、Stratix III、Arria II GX、Cyclone IV、および Cyclone III の各デバイスでは pllena 機能はサポートされません。
- グローバル （GCLK） またはリージョナル （RCLK） クロック入力は、別の PLL からの出力、クロック・ピンでドライブされるグローバルまたはリージョナル・クロックによってドライブできます。あるいは、別の PLL からの出力またはピンでドライブされる専用のグローバルもしくはリージョナル・クロックからクロック・コントロール・ブロックにクロックが供給される場合には、クロック・コントロール・ブロックを通してドライブできます。内部で生成されたグローバル信号または汎用 I/O ピンはPLLをドライブできません。
すべてのアルテラ FPGA で使用可能な PLL 機能を表示するには、アルテラ FPGA の PLL 機能を参照してください。
関連資料
PLL について詳しくは、該当するデバイス・ファミリのハンドブックにあるアルテラ・デバイス・ファミリを参照してください。
- Stratix IV デバイスのクロック・ネットワークおよび PLL (英語版・PDF)
- Stratix III デバイスのクロック・ネットワークおよび PLL (英語版・PDF)
- Stratix II および Stratix II GX デバイスの PLL (英語版・PDF)
- Stratix & Stratix GX デバイスの汎用 PLL (英語版・PDF)
- Cyclone IV デバイスのクロック・ネットワークおよび PLL (英語版・PDF)
- Cyclone III デバイスのクロック・ネットワークおよび PLL (英語版・PDF)
- Cyclone II デバイスの PLL (英語版・PDF)
- Cyclone デバイスの PLL の使用 (英語版・PDF)
- Arria II デバイスのクロック・ネットワークおよび PLL (英語版・PDF)
- Arria GX デバイスの PLL (英語版・PDF)
追加関連情報については、下記の資料を参照してください。
- altpll メガファンクション・ユーザーガイド (PDF)
- AN 454: Implementing PLL Reconfiguration in Stratix III and Stratix IV Devices (英語版・PDF)
- AN 367: Implementing PLL Reconfiguration in Stratix II Devices (英語版・PDF)
- AN 282: Implementing PLL Reconfiguration in Stratix & Stratix GX Devices (英語版・PDF)
- AN 507: Implementing PLL Reconfiguration in Cyclone III Devices (英語版・PDF)
- AN 313: Implementing Clock Switchover in Stratix & Stratix GX Devices (英語版・PDF)
- Possible Causes for PLL Loss of Lock
