検証とボード・レベル

• ASIC開発ツール相当のタイミング解析ツール
• 業界標準の Synopsys Design Constraint（SDC）フォーマットのネイティブ・サポート
• 複雑なクロッキング方式のサポート
• タイミングレポートの精度向上
• ASIC プロトタイプ作成時のタイミング制約ファイルの流用
• 使いやすい GUI

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• パワーの必要な配線と、ローパワーで十分な配線とを、要求性能に応じて自動配線
• キーテクノロジのプログラマブル・パワー・テクノロジ
• 未使用ロジックの消費電力を自動的に低減
• 全体の消費電力を大幅に低減

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• より迅速にタイミング・クロージャを達成し、検証時間の短縮を支援
• 統合されたフロアプランにおいて機能の解析および編集を提供
• フロアプランのアサインメント、ECO（engineering change order）の実施、および消費電力解析の実行が可能

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• FPGA からトランシーバ設定にリアルタイムでアクセスし、素早くボードを立ち上げることを可能に
• 擬似ランダム・バイナリ・シーケンス（PRBS）パターン・ジェネレータおよびチェッカにより、ビルトイン BERT 機能を提供
• マルチチャネルテストのステータスを監視・追跡する、チャネル・マネージャを含む
• 二つの異なったデバイス間でのリンク・テスト
• Stratix® IV FPGA EyeQ サポートにより、シグナル・アイの幅を決定
• アダプティブ離散補正エンジン (ADCE)とディシジョン・フィードバック・イコライゼーション (DFE)によりさらに向上した信号伝送の堅牢さを提供
• Stratix V GX、Stratix IV GX & GT、Arria® II GX デバイスをサポート
  (デバイス・サポートの詳細は Transceiver Toolkit ページを参照してください。)

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• リアルタイムの信号動作をキャプチャおよび表示するシステム・レベルのデバッグ・ツール
• システム・デザインにおけるハードウェアとソフトウェア間を観測可能
• エンベデッド・ロジック・アナライザの最大チャネル数、サンプル深度、およびクロック速度を設定可能
• グラフィカル・インタフェースを提供

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• キャリブレーション問題を識別し、各 DQS 信号のマージンを測定して、設計者がボード完成までの期間短縮を実現
• 個々の DQS ピンが利用できるマージンを視覚的に表現するデータ有効範囲レポートを使用してデザインを検証し、設計者が問題の原因を素早く特定可能

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• 最適化や制約を反映した際のシンセシス結果をビジュアルに表示
• 合成結果を表示して、目的のロジックを作成したかどうかの判断が可能

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• Quartus II のPin Plannerとシームレスに統合し、ピン配置を管理
• SSN（Simultaneous Switching Noise： 同時スイッチングノイズ）の潜在的な問題点をピン配置の際にフィードバックを提供
• インタラクティブにピン配置を管理し、SSN違反を削減することで迅速なボード設計とシステム・レベルのデバッグ時間を短縮
• SSN Analyzerは、現在 Stratix® III FPGA、Stratix IV、および Arria® II GX FPGA向けに提供