Qsys - アルテラのシステム統合ツール

• 使いやすい GUI インタフェースにより、IP 機能とサブシステムを素早く統合
• インタコネクト・ロジック (アドレス/データ・バスの接続、バス幅整合ロジック、アドレス・デコーダ・ロジック、アービトレーション・ロジックなど) を自動的に生成
• アルテラと IP パートナーより Qsys に準拠したプラグ・アンド・プレイ IP を提供
• システムの HDL を自動的に生成
• 階層デザイン・フローがスケーラブルなデザインを実現し、チーム・ベースの設計をサポートすることで、デザインの再利用性を最大化 (デモを視聴)
• SOPC Builder によるデザインを Qsys に移行するフロー (デモを視聴)

• NoC アーキテクチャと自動パイプライン処理に基づく高性能 Qsys インタコネクトは、SOPC Builder のシステム・インタコネクト・ファブリックの最大 2 倍の性能を実現 (デモを視聴)
• 自動パイプライン処理を積極的に制御して、fmax とレイテンシに対するシステム要件に対応

• テストベンチの自動生成と検証 IP スイートにより、シミュレーションを早く開始 (デモを視聴)
• システム・コンソールを活用し、実機システムにデバッグ用の読み出し/書き込みトランザクションを送信して、ボード完成までの期間を短縮 (デモを視聴)

• オンライン・セミナー:
  • システム・レベルの統合で実現する複雑なFPGAデザインの克服方法
  • SOPC Builder からQsys システム統合ツールへ移行する5つの理由
  • Qsys で簡単に実現 PCIe ベースのFPGA 設計
• オンライン・ビデオ・デモ:
  • Qsys インタコネクトで実現するパフォーマンス向上
  • Qsys による階層システムの設計
  • SOPC Builder から Qsys へのデザインの移行方法
  • Qsysにて簡素化できる デザイン・シミュレーション
  • Qsys で実現するオンチップ・デバッグ・サイクルの削減
• ホワイトペーパー: FPGA システム設計における、ネットワーク・オン・チップ・アーキテクチャの利点（PDF）
• Qsys に準拠した IP

• Qsys チュートリアル
• リリース・ノート (英語版・PDF) および AN632: SOPC Builder to Qsys Migration Guidelines (英語版・PDF) を読む
• Qsys リファレンス・デザインを参照する
• 技術サポートおよび関連資料を参照する
• Quartus II 開発ソフトウェア (Qsys を含む) をダウンロードする

システム・レベルの統合で実現する複雑なFPGAデザインの克服方法

• Qsys がどのように生産性を向上させ、今後の FPGA デザインの貴重な開発時間を節約できるかを解説

オンライン・セミナーを視聴

SOPC Builder からQsys システム統合ツールへ移行する5つの理由

• SOPC Builder と比較した Qsys の利点を解説
• SOPC Builder によるデザインを Qsys に移行する方法を解説

オンライン・セミナーを視聴

Qsys で簡単に実現 PCIe ベースのFPGA 設計

• Qsys を使用して PCIe デザインをいかに簡単に構築できるかを解説
• 最適化された PCIe メモリ・マップド IP コアの利点を解説

オンライン・セミナーを視聴

• レジスタの自動パイプライン処理によって、Qsys インタコネクトの性能をどのように改善できるかを紹介します。

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• チーム・ベースのデザイン・フローを使用して、大規模なシステムをどのように構築できるかを紹介します。
• サブシステムを使用して大規模なシステムを構築します。

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• SOPC Builder によるデザインを Qsys にどのように移行するかを紹介
• 使用可能な移行リソースを解説

• テストベンチをどのように自動生成するかを紹介
• 使用可能な検証 IP スイートを解説

• Qsys システムをリアルタイムでどのようにデバッグするかを紹介
• 読み出し/書き込みトランザクションを使用して、ボード完成までの期間を短縮する方法を解説