デザイン・エントリーおよび論理合成

ビデオを視聴 その他のビデオ  サポート   Installation & Licensing Manual (PDF)

• Quartus II ソフトウェアは、VHDL Verilog、回路図によるデザイン入力、ブロック・エディタ、およびサードパーティ・ネットリストなど、さまざまなデザイン入力手法をサポートしています。
• 設計開始時に助けとなる操作チュートリアルが用意されています。

      ビデオを視聴      トレーニング      サポート      ハンドブック (PDF)

• Quartus II ソフトウェアの論理合成、配置配線プロセス、タイミング解析、およびプログラミング・モジュールは、コマンドラインから個別に実行することができます。
• 使いやすいTclインタフェース

     ビデオを視聴      トレーニング      サポート      ハンドブック (PDF)

• 高集積 FPGA の設計生産性向上に有益なインクリメンタル・デザイン手法
• デザインのコンパイル時間を最大 70% 削減
• トップダウンおよびボトムアップのチームベース・デザインをサポート
• 設計開始時に初期設定をすることで、効果的なインクリメンタル・コンパイルを実現

      ビデオを視聴      トレーニング      サポート      ハンドブック (PDF)

• IP (Intellectual Property) とサブシステムを接続するインタコネクト・ロジックと HDL を自動的に生成
• FPGA に最適化されたネットワーク・オン・チップ (NOC) ベースの新しい技術により、さらにシステム性能を向上
• デザインの再利用フロー機能により、システムのスケーラビリティを向上

      ビデオを視聴      オンライン・セミナーを視聴     チュートリアル     サポート

• 迅速かつ容易に組込みシステムの構築と評価が可能
• アルテラまたはAMPP^SM（Altera Megafunction Partner Program）パートナーから提供される IP (Intellectual Property) を統合
• 再使用可能なカスタム・コンポーネントを作成可能
• 各システムの要件に最適なインタコネクト・ファブリックを構築するための HDL を生成

      ビデオを視聴      オンライン・セミナーを視聴     トレーニング     サポート     ハンドブック (PDF)

• I/O ピンのアサインメントや妥当性の検証を配置配線前に可能
• 設計工程の初期段階でプリント回路基板 (PCB) レイアウトを開始可能
• いつでもピン・アサインメントの変更と検証が可能
• ピン・アサインメントの割り当ておよび管理が容易

      ビデオを視聴      トレーニング       サポート      ハンドブック (PDF)

• フル・コンパイル実行後に、小規模なデザイン変更（ECO、Engineering Change Order）を高速に実行するラピッド・リコンパイル機能を提供します。これにより、同一デザインで再度フル・コンパイルを実行する場合よりもコンパイル時間を平均 65% 短縮し、タイミング収束の大幅な改善も可能となります。レジスタの追加、I/O 位置の変更、または、SignalTap® II プローブの再配線などの小規模な変更は、モジュール内で行うのに適しています。タイミング要件を満たした際に、ラピッド・リコンパイル機能を使用することで、タイミング時間を短縮できます。

      ビデオを視聴      サポート    

• デザイン・ファイルをシンセシス、フィッタ、アセンブラ、およびタイミング解析モジュールで処理
• 設計開始時に助けとなる操作チュートリアルを用意
• 変更可能なフィッタの設定
• リソースに応じたアサインメント設定が可能
• デバイスにダウンロードするためのプログラミング・ファイルを生成

      ビデオを視聴      トレーニング      サポート      ハンドブック (PDF)