Quartus II TimeQuest タイミング・アナライザ : SDC ベースの FPGA タイミング解析

FPGA の高集積化、高速化、および低コスト化が進むにつれて、FPGA はより広範なデザインおよびアプリケーションの実装をターゲットとするデバイスとなっています。この傾向は、デザインのさまざまな複雑さへの対応に努力してきた従来の FPGA タイミング解析の限界を示唆しています。基本的および高度なタイミング解析要件のニーズを満たすタイミング解析ツールの提供が必要です。アルテラから提供する、操作性に優れた新しい TimeQuest タイミング・アナライザは、制約とタイミング・レポートを作成するための完全な GUI 環境と、SDC（Synopsys Design Constraint）フォーマットの完全なスクリプト機能のネイティブ・サポートなどの ASIC 設計ツール相当の機能を備えています。

基本的なタイミング解析要件から高度なタイミング解析要件にいたるまで、TimeQuest タイミング・アナライザは、クラシック・タイミング・アナライザと比較してはるかに多くの利点を備えています。

基本的なタイミング解析要件 — TimeQuest タイミング・アナライザでは、操作が簡単な GUI を使用して制約の作成とタイミング・レポートの表示を実行できます。TimeQuest タイミング・アナライザを使用すれば、クラシック・タイミング・アナライザと同じフローが提供され、SDC フォーマットや他の制約フォーマットについて学習する必要はありません。
標準的なタイミング解析要件 — TimeQuest タイミング・アナライザは、SDC フォーマットをネイティブ・サポートします。TimeQuest タイミング・アナライザでは、SDC を使いながら簡単に学習でき、対話的に操作するオンデマンド・レポート機能を提供します。
高度なタイミング解析要件 — TimeQuest タイミング・アナライザは、制約の作成、レポートの作成、およびタイミング解析フローの管理を実行するための完全なスクリプト機能を備えています。TimeQuest タイミング・アナライザは、高度なレポートとカスタム・レポートの作成機能をサポートします。

TimeQuest タイミング･アナライザを使用する理由

アルテラでは、180-nm、90-nm、および 65-nm プロセス・ノードにおけるアルテラの新しいデザインすべてに TimeQuest タイミング・アナライザを使用することを推奨しています。基本的なタイミング要件がある場合は、操作が容易なダイアログ・ボックスと定義済みレポートを利用してタイミングをすばやくクローズできます。標準的および高度なタイミング要件の場合は、SDC をネイティブ・サポートするタイミング解析ツールを使用してタイミングをすばやくクローズできます。

Quartus II サポート

TimeQuest タイミング・アナライザを使用すると、タイミング制約の作成、管理、および解析を容易に実行し、タイミング検証をすばやく行えます。TimeQuest タイミング・アナライザは、Quartus® II Subscription Edition ソフトウェア・バージョン 6.0 以降と Quartus II Web Edition ソフトウェア・バージョン 6.1 以降で使用できます。

デバイス･サポート

TimeQuest タイミング・アナライザは、以下のアルテラ･デバイスをサポートしています。

高集積 Stratix®シリーズ FPGA
HardCopy® II ASIC
低コスト Cyclone®シリーズ FPGA
MAX® II CPLD

主要な利点と機能

TimeQuest タイミング・アナライザには、以下のような利点があります。

操作が容易な GUI — TimeQuest タイミング・アナライザは、操作が容易な GUI と、対話的に操作するタイミング解析用レポート機能を備えています。
業界標準 SDC フォーマットのネイティブ・サポート — 業界標準の強力なタイミング制約フォーマットを利用し、SDC フォーマットとツール・コマンド言語（Tcl）ベース・スクリプトを使用および再利用してさらに高い生産性を達成できます。
複雑なクロック方式のサポート — SDC フォーマットは、高度なデザイン構造（DDR および他のソース・シンクロナス・プロトコル、マルチプレックスされたクロックなど）の記述と解析をすばやく簡単に行えるように、よりシンプルかつ強力なタイミング・フォーマットを提供します。
性能の向上 — TimeQuest タイミング・アナライザは、タイミング動作（立ち上がり/立ち下がり時間のモデル化など）をクラシック・タイミング・アナライザよりも正確にモデル化できます。Hardcopy II および 65-nm デバイス・ファミリの性能は、最大 3 ～ 5 パーセント向上させることができます。
ASIC プロトタイプ作成が容易 — TimeQuest タイミング・アナライザでは、ASIC および HardCopy デザイン用の SDC 制約を容易に移行して ASIC プロトタイプ作成を迅速化できます。

ネイティブ SDC サポート

ネイティブ SDC サポートにより、FPGA ベース・デザインのタイミング解析を実行する際に必要なすべての制約コントロールが提供され、生産性が向上します。ネイティブ SDC サポートは、Tcl と組み合せて繰り返しのタイミング解析タスクを自動化するため、ユーザはタイミング・クリティカル・パスの最適化に集中することができます。

TimeQuest タイミング・アナライザのネイティブ SDC サポートには、他にも以下のような利点があります。

業界標準のタイミング制約フォーマット。
フォーマットが主要 EDA ベンダによってサポートされているため、タイミング解析における SDC の採用は間違いなく有益な選択。
より効率的な信号間の複雑なタイミング関係の指定と微調整コントロール。SDC は、高速、ソース・シンクロナス・インタフェース（DDR および DDR2 など）とマルチプレクスされたクロック・デザイン構造の制約に理想的なフォーマット。
ASIC から FPGA への移行時の SDC 制約の再利用。ネイティブ・サポートされる SDC 構造の全リストについては、SDC & TimeQuest API Reference Manual （PDF）を参照してください。

高速オンデマンド、対話操作によるデータ・レポート機能

既に SDC フォーマットと Tcl スクリプティングに習熟している場合は、Tcl インタフェースから TimeQuest タイミング・アナライザとレポート機能を起動できます。また、TimeQuest タイミング・アナライザ GUI からも、これと同じ高度な機能を使用できます。

TimeQuest タイミング・アナライザ GUI には以下のようなインタフェースがあり、直観的に強力なタイミング解析機能を実行できます。

Tasks パネル — これらのパネルからは、ネットリストのセットアップ、制約設定、タイミング・レポートの生成など、一般的に実行されるタスクに簡単にアクセスできます。Tasks パネルには、タイミングのサインオフ前に完了する必要があるタイミング解析タスクを示す明確なワークフローを提供します（図 1 を参照）。
図 1. Task パネル・ウィンドウ

インタラクティブなタイミング制約設定パネル — これらのパネルには、タイミング制約を自動的に作成する機能が含まれており、SDC フォーマットに習熟していなくても基準クロックを作成して、入力および出力制約とタイミング例外制約を指定できます（図 2 を参照）。
図 2. タイミング制約設定ウィンドウ

View パネル — View パネルからは、タイミング解析結果にすばやくアクセスできます。TimeQuest タイミング・アナライザは、対話的に操作する高速レポート機能を備えており、選択したタイミング・パスの詳細情報をすばやく収集できます。TimeQuest タイミング・アナライザは、対話的に操作する非常に高速なレポート機能を備えています。スラック・レポートを表示した後、TimeQuest タイミング・アナライザを使用して特定のパスの詳細情報をレポートできます（図 3 を参照）。
図 3. TimeQuest View パネル

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クロス・プロービング — クロス・プロービングでは、ロジック・ブロック間のインタコネクト密度を調べることによって潜在的な配線の密集を解析できます。TimeQuest タイミング解析の結果としてのタイミング・パスは、Quartus II 統合フロアプランでクロス・プロービングできます。詳しくは、Quartus II ハンドブック Volume 3 の TimeQuest Timing Analyzer （PDF）の章を参照してください。

アプリケーション

Quartus II TimeQuest タイミング・アナライザで、SDC フォーマットを使用して、マルチプレクスされたクロック構造とソース・シンクロナス・インタフェースを含むデザインのタイミング解析の実行方法について詳しくは、TimeQuest Timing Analyzer : Native SDC Support for Timing Analysis of FPGA -Based Designs ホワイトペーパー（PDF）および Quartus II ハンドブック Volume 3 の TimeQuest Timing Analyzer （PDF）の章を参照してください。

Quartus II TimeQuest タイミング・アナライザ : SDC ベースの FPGA タイミング解析

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