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ホーム > 製品情報 > デザイン・ソフトウェア > Quartus II > 検証機能 > 日本アルテラ - Quartus II の検証方式

Quartus II の検証方法

Quartus® II 開発ソフトウェアおよびアルテラのソフトウェア・サブスクリプションに含まれている他のツールにより、ハードウェアおよびソフトウェア・コンポーネントを含む高性能 SOPC (system-on-a-programmable-chip) デザインの作成に対し完全なフローを提供します。アルテラのデザイン・ソフトウェア・ユーザは、以下のような検証およびシミュレーション手法を利用できます。

デザイン・ルール・チェック

デザイン・ルール・チェック・ツールは、デザイン・プロセスの初期段階で適用し、デザインを合成およびシミュレーションしてから、特定のデバイス・テクノロジに移行可能なカスタマイズされたルール・セットを持っています。Quartus II バージョン 2.2 以降では、サポートされているすべてのデバイス・ファミリ用のデザイン・ルール・チェックおよび HardCopy® デバイスをターゲットとするデザインに対するチェックが含まれています。アルテラは Synopsys 社と協力して、ユーザがデザイン・プロセスの初期段階でアルテラ・デバイスをターゲットとするデザインの最適化の支援をするために、Leda デザイン・ルール・チェック・ツール用のカスタマイズされたルール・セットを開発しました。

テストベンチの生成

Quartus II 開発ソフトウェア バージョン 2.1 以降では、サードパーティの HDL シミュレータで使用可能な検証用ネットリストを生成するほか、テストベンチの開発が直ちに可能な HDL テストベンチ・テンプレートを作成することができます。Quartus IIのシミュレータ波形ファイルから、HDL テストベンチを作成することも可能です。アルテラの SOPC Builder および DSP Builder ソフトウェア・ツールでは、わずか数回マウスをクリックするだけで、完全なシステム・シミュレーション・モデルの生成が可能です。

スタティック・タイミング解析

スタティック・タイミング解析は、デザインの性能の解析、デバッグするための手段です。タイミング解析はデザイン内の各パスの遅延を測定して、デザインのパフォーマンスをレポートします。Quartus II ソフトウェアは、マルチサイクルおよびマルチクロック解析など高度なタイミング解析機能も提供します。また、サードパーティのチップレベルまたはボードレベルのタイミング解析ツールでの解析用に、標準遅延フォーマット出力ファイル(.sdo）および STAMP フォーマット・ファイルも出力します。詳しくは、Quartus II ソフトウェア・ハンドブックの｢Timing Analysis｣の章を参照してください。

フォーマル検証

SOPC (system-on-a-programmable-chip) デザインの規模が拡大するにつれて、デザインを十分に検証するのに必要なテスト・ベクタの数は指数関数的に増大しています。フォーマル検証は、数学的アルゴリズムを使用して、配置配線前のネットリストと配置配線後のネットリストが同じ機能かどうか検証する比較的新しい検証テクノロジです。フォーマル検証ツールでは、ユーザがテスト・ベクタを作成する必要はないため、大規模デザインの検証作業を大幅に加速させることができます。Quartus II 開発ソフトウェアのバージョン 2.1 以降では、Cadence 社のConformal LEC フォーマル検証ツール・フローをサポートし、バージョン 4.2 以降ではSynopsys社の Formality ソフトウェアもサポートします。

ModelSim-Altera ソフトウェアを使用した動作シミュレーションおよび HDL テストベンチのサポート

ModelSim数百万ゲート・デザインの開発において、検証は最も時間のかかるプロセスになる可能性があります。Quartus II 開発ソフトウェアは、主要サードパーティ・プロバイダが提供するRTL（レジスタ転送レベル）ベースのシミュレーション・ソフトウェアとの統合を実現し、検証時間を短縮します。 アルテラのソフトウェア・サブスクリプションには、現在Mentor Graphics® 社のModelSim-Altera HDL シミュレータが含まれています。ModelSim-Altera ソフトウェアでは、配置配線前の機能検証用のRTL シミュレーションをサポートし、大規模なデザインの場合にみられる複数回にわたる繰り返し作業に容易に対応します。 Quartus II 開発ソフトウェアのユーザは 、ModelSim-Altera ソフトウェアによりVHDL や Verilog HDL テストベンチに対する完全なサポートを得ることができ、大規模および複雑なデザインに対しテストを自動化し、かつ繰り返し実行できます。詳しくは、Quartus II ソフトウェア・ハンドブックの｢Simulation｣の章を参照してください。

ボードレベル・タイミング解析

SOPC の設計者は最大のシステム性能を得るために、チップレベルとボードレベルの両方のタイミング要件を満たす必要があります。 Quartus II 開発ソフトウェアは、高度なチップレベル・タイミング解析機能を備えており、システム・レベルでの性能解析向けには、サードパーティ製ボードレベル・タイミング解析ツールによる詳細解析用の SDO データを出力します。

インシステム検証

アルテラは、設計者がシステム内でシステム・スピードにおいてデバイスを動作させながら、デバイスの内部ノードおよび I/O ピンを解析できるようにするために、SignalProbe™ 配線テクノロジと SignalTap® II ロジック解析という 2 つの機能を開発しました。SignalProbe および SignalTap II テクノロジは、どのサードパーティの合成フローにもシームレスに適合し、HDL デザインのソース・ファイルを変更する必要はありません。

インシステム・デバッグ・プロセスの加速化のために、Quartus II には Chip Planner とともに、デザインを再コンパイルすることなく、わずか数分でインシステムのデザイン変更が可能なインシステム用のメモリ内容の編集機能が用意されています。

SignalProbe 配線テクノロジ

ユーザは外部のスコープまたはロジック・アナライザで解析する場合に、SignalProbe 配線テクノロジを使って、内部ノードを未使用ピンまたは予約ピンにインクリメンタルに配線できます。 SignalProbe テクノロジでは、対象ノードからデバイス・ピンへの経路をインクリメンタルに配線できるため、コンパイル時間はフル・コンパイル時の数分の 1 ですみます。 さらに、デザイン本来の配線とタイミングは完全に維持されます。 SignalProbe テクノロジは、内部ノードからデバイス・ピン（外部信号のキャプチャが発生）までの配線に追加された遅延をレポートし、設計者は 1つまたは複数のレジスタを使用して、他の SignalProbe 信号とのタイミングを同期化して、個々の SignalProbe 信号をパイプライン化するように選択もできます。 これにより、設計者はキャプチャした信号のタイミング関係の正確な関係を得ることができます。 詳しくは、Quartus II ソフトウェア・ハンドブックの｢Quick Design Debugging Using SignalProbe｣の章を参照してください。

ハードウェア検証用 SignalTap II ロジック解析機能

SignalTap II多数の I/O ピンを備えたボール・グリッド・アレイ (BGA) パッケージによるデバイスを使用した多くのデザインでは、システム・レベルの検証は非常に時間がかり、時によっては非常に困難です。SignalTap II ロジック解析機能は、、Quartus II 開発ソフトウェアに統合されたロジック・アナライザの機能であり、検証プロセスを容易にすることができます。SignalTap II エンベデッド・ロジック・アナライザは、多数のチャネル、最高のクロック速度、最大のサンプル容量、そして FPGA エンベデッド・ロジック・アナライザで使用可能な最新のトリガ機能を備えています。SignalTap II ロジック・アナライザは、最高数のチャネルおよびサンプル容量とプログラマブル・ロジック市場でのエンベデッド・ロジック・アナライザの中で最も速いアクイジション・クロックをサポートします。 SignalTap II ロジック解析機能により、デバイスをシステム速度で動作させながら、リアルタイムでデバイスの内部ノードや I/O ピンの状態をキャプチャすることができます。また、デザインに対し完全な再コンパイルを実行することなく、アナライザがモニタするノードをインクリメンタルに変更または修正することができます。 SignalTap II ロジック解析機能により、検証プロセスを強化し、デザインをより迅速に製造段階に移行することができます。

Chip Planner

Quartus II 開発ソフトウェアの Chip Planner により、設計者はアルテラ・デバイスの内部構造を表示して、デザインをリコンパイルすることなく、ロジック・エレメント (LE)および I/O セルのコンフィギュレーションをインクリメンタルに編集して、数秒で新しいプログラミング・ファイルを生成することができます。 Quartus II のChip Planner を SignalTap II エンベデッド・ロジック・アナライザおよび SignalProbe 配線機能と組み合わせて使用すれば、デザインの検証プロセスを大幅にスピード・アップできます。

メモリおよび定数のインシステム・アップデート

エンジニアはインシステムでの条件変更による検証を、わずか数秒で実行することができます。Quartus II 開発ソフトウェアによるデザインの再コンパイルまたはFPGAの再コンフィギュレーションをすることなく、FPGA のメモリの内容や定数をインシステムにおいてアップデートできます。

PowerPlay 電力解析

Quartus II の PowerPlay 電力解析機能により、設計者は初期のデザイン・コンセプトの段階からデザイン実装までの消費電力を見積ることができます。設計者は、PowerPlay Early Power Estimator のスプレッドシートを使用して、デザイン・コンセプト段階でスタティックに、またはダイナミックな消費電力を見積り、次にデザインの実装段階で新しい PowerPlay Power Analyzer 機能を使用して、電力見積りの精度を高めることができます。PowerPlay Power Analyzer 機能は、デバイス・リソース利用率と配置配線結果を使用して、また期待されるデザイン・ノード・アクティビティ・レートの統計的解析を実行することによって、消費電力の見積りの精度を改善します。オプションの機能シミュレーション・ベクタまたはタイミング・シミュレーション・ベクタ入力を追加することにより、設計者はより正確に消費電力の見積りを得ることができます。詳しくは、Quartus II ソフトウェア・ハンドブックの｢Power Estimation& Analysis｣の章を参照してください。

シグナル・インテグリティ およびEMC 解析

高速 I/O 信号を持つシステムの開発のキーポイントは、シグナル・インテグリティと厳密な EMC 要件への適合です。Quartus II 開発ソフトウェアは、Cadence 社の SpectraQuest、Mentor Graphics 社の XTK、Hyperlynx、および Interconnectix ソフトウェア・ツールなど、サードパーティのシグナル・インテグリティおよび EMC 解析ツールにエクスポートできるデザイン固有の IBIS（I/O バッファ情報仕様）モデルを出力できます。

サードパーティ検証ツールのサポート

Quartus II 開発ソフトウェアでは、さまざまなサードパーティの検証ツールをサポートしています。 アルテラは、Quartus II のユーザが確実に最新の検証ツールおよび手法を活用できるように、HDL シミュレーション、デザイン・ルール・チェッカ、スタティック・タイミング解析、フォーマル検証、およびシグナル・インテグリティ解析を提供するサードパーティ企業と常に協力しています。アルテラのデバイスをサポートする、サードパーティの EDA ベンダの詳しいリストについては、Altera Commitment to Cooperative Engineering Solutions (ACCESSSM) の Web ページを参照してください。

 

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