タイミング・クロージャ手法での特長

Quartus® II ソフトウェア タイミング・クロージャの主な利点は、以下のようになります。

• LogicLock™ ブロック・ベース・デザイン・フローを使用したタイミング・クロージャの改善
• 最新の配置配線およびフィジカルシンセシス・アルゴリズムによるエンジニアリング時間の短縮
• デザイン・スペース・エクスプローラ・スクリプトによる性能の向上
• 自動ロジック複製機能による性能の向上
• RTL Viewer & Technology Map Viewerを使用した HDL デザインの回路図表示
• タイミング最適化ウィザードを使用してエンジニアリング時間を短縮
• Quartus II ソフトウェア タイミング・ウィザードによる容易なタイミング制約の入力
• ASIC タイミング制約のサポート
• サードパーティ合成ソフトウェアでの性能見積りの改善
• Quartus II ソフトウェアとサードパーティ合成ソフトウェア間のクロス・プローブ
• タイミング・クロージャ・フロアプラン・エディタを使用した迅速なタイミングの収束
• パス・ベース・アサインメントによるクリティカル・タイミング・パスでの性能の改善
• Chip Plannerの使用により配置配線後の設計変更を即座に反映

LogicLock ブロック・ベース・デザイン・フローを使用したタイミング・クロージャの改善

デザインのタイミング・クロージャは、デザインがブロックベースで明確な階層を持っている場合に最も良い結果を得ることができます。そこで、 Quartus II ユーザは、LogicLock ブロック・ベースのデザイン・フローを活用することにより、ブロック間およびブロック内のタイミングをより良い結果とすることができます。さらにQuartus® II ソフトウェアでは、設計者は LogicLock デザイン・フローを使用する際に、配置だけでなく配線もロックすることができます。

詳しくは、LogicLock ブロック・ベース・デザインページに記載されています。

最新の配置配線およびフィジカルシンセシス・アルゴリズムによりエンジニアリング時間を削減

Quartus II デザイン・ソフトウェアは、デバイス・デザインの性能と面積を最適化するために最先端の配置配線アルゴリズムを搭載しています。ネットリスト最適化機能は、ネットリストを変更して f_MAX の結果を容易に改善します。

各種の最適化条件により、デザインの特性に応じたさまざまな結果を生成可能です。Quartus II ソフトウェアは、サードパーティ合成ツールからのネットリストに対してWYSIWYG プリミティブ再合成を実行し、使用可能なすべてのデバイス・リソースを使用するように最適化することができます。また、フィジカルシンセシスのレジスタのリ・タイミング機能により、レジスタとロジックを移動して、レジスタ間の遅延のバランスを図ります。

ロジック遅延がデザイン性能のボトルネックとなる主な原因であったときには、多くの場合ロジック数を減らせばデザインを最適化できました。しかし今日では、配線が遅延の主な原因なので、登録されたロジックを二重化すればデザインの性能が大幅に向上することがあります。Quartus II ソフトウェアはフィジカルシンセシスの最適化機能を実行して、自動的に性能または I/O タイミングを改善するのに必要なロジック・リソースを二重化することができます。

デザイン・スペース・エクスプローラ・スクリプトによる性能の向上

Quartus II ソフトウェアのデザイン・スペース・エクスプローラ・スクリプトでは、ネットリストの最適化と最新の Quartus II ソフトウェアのコンパイラ設定を自動的に組み合わせによって、デザイン性能を平均20％ 向上させることができます。最適な設定は、設計者にレポートとしてフィードバックされるので、以降のコンパイルでより高速なランタイムを達成できます。

自動ロジック複製機能による性能の向上

ロジック遅延はデザイン性能が根本的な原因の場合、設計者はデザインのロジック量を低減することによってデザインの最適化を図る必要がありました。今日では、配線が遅延の主な原因であるため、登録されたロジックを複製することによってデザイン性能を急激に向上させることが可能になりました。アルテラはこの自動ロジック複製機能を使用して登録されたロジックを複製し性能の向上を図っています。

RTL Viewer & Technology Map Viewerを使用した HDL デザインの回路図表示

新しい Quartus II ソフトウェアの RTL Viewer機能は、VHDL および Verilog デザインの回路図を表示し、これらを使用して動作シミュレーション、合成、および配置配線ステップを実行する前にデザインの構造を解析することができます。RTL Viewerにより、設計者はデバッグや最適化においてデザインの階層を移動しながら、問題となる項目を簡単に検出することができます。 Technology map viewerでは、合成や配置配線後にデバイス・アーキテクチャ内にデザインがどのように実装されるかを回路図表示で確認が可能で、タイミングに関する情報も提供します。

タイミング最適化アドバイザーを使用してエンジニアリング時間を短縮

Quartus II ソフトウェア バージョン 4.1以降では、新機能のタイミングとリソースの Optimization Advisor を含み、デザイン・プロジェクトの設定やアサイメントに基づいたデザイン・タイミング性能の最適化やリソースの使用状況について、詳しい提案を提供し、最適化の実行に関して詳細な手順や推奨される機能のリンクを表示します。図 1ではタイミング最適化ウィザード インタフェースの例を示しています。

図 1. タイミング最適化アドバイザー

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Quartus II タイミング・ウィザードによる容易なタイミング制約の入力

Quartus II ソフトウェアに慣れていなくても、図 1 に示すタイミング・ウィザードを使用すれば、ステップを通してタイミング規約を簡単に与えることができます。

図 2. タイミング・ウィザード・ビュー

ASIC タイミング制約のサポート

Quartus II ソフトウェアでは、ASICのタイミング制約で一般に使用される SDC (Synopsys Design Constraint) フォーマットをサポートしています。このフォーマットにより、1 つのスクリプトにまとめてタイミング制約を定義しておき、それをフロー内のすべてのツールで利用することができます。設計者は、既存の SDC フォーマットの ASIC タイミング制約ファイルを再利用して、デザインをアルテラ FPGA に移行することができます。

サードパーティ合成ソフトウェアでの性能見積りの改善

アルテラの IP (Intellectual Property) の大部分は、サードパーティ合成ツールでは「ブラックボックス」として扱われます。アルテラのクリアボックス・モデルは、サードパーティ合成ツールを使用して 、IP 境界で最適化し、より正確なタイミング推定値を得ることが可能な VHDL または Verilog HDLの合成可能なモデルです。

Quartus II ソフトウェアとサードパーティ合成ソフトウェア間のクロス・プローブ

クロス・プロービングにより、サードパーティ合成ツールと配置配線後の結果との間の良好なリンケージおよびインタラクションを提供します。 ユーザは、.xrf ファイルを使用して、Quartus II タイミング・アナライザとフロアプランから Synplify®/Synplify Pro® ユーザ・インタフェースを通して、合成前のソース・コードに直接リンクすることができます。 クロス・プロービング機能は、さらに性能を改善するための Verilog HDL コードの修正箇所を特定するのに役立ちます。

タイミング・クロージャ・フロアプラン・エディタを使用した迅速な タイミングの収束

タイミング・クロージャ・フロアプラン・エディタにより、ユーザはフィッタ生成アサインメントとユーザ生成アサインメントを同時に見ることができます。さらに、以下のような複数のタイミング関連データのビューが含まれています。

• フィジカル・タイミング推定値とインタラクティブ遅延計算
• LogicLock 領域の接続性
• LogicLock 領域のタイミング
• クリティカル・パス表示オプション
• LogicLock 領域の配置をガイドし、最適な性能を実現するための配線密度ビュー

図 2 に示すとおり、タイミング・クロージャ・インタラクティブ・フロアプランは、デバイス上の配置と配置の間の遅延推定値を示します。また、LogicLock 領域間の接続やパス数も示します (図 3)。

図 3. 遅延推定値

図 4. LogicLock 領域間の接続性

パス・ベースアサインメントによるクリティカル・タイミング・パスでの性能の改善

パス・ベースアサインメント機能により、ユーザは Quartus II ソフトウェアのタイミング解析ツール内から問題のあるパスの配置を直接行うことができます。この機能を使用するには、問題のあるパスをマウスで右クリックしてメニュー項目を選択し、LogicLock 領域にパスをアサインメントします。図 4 に示すとおり、パス・ベース・アサインメントのウィンドウは、パスを自動的に LogicLock 領域にアサインメントする際に、ワイルドカード検索もサポートしています。

図 5. パス・ベースアサインメントウィンドウ

Chip Planner により配置配線後の設計変更を即座に反映 

Chip Planner機能により、設計者は配置配線を実行した後で、アルテラ・デバイスの内部構造を表示し、ロジック・エレメント (LE) および I/O セルコンフィギュレーションをインクリメンタルに編集することができます。Quartus II ソフトウェア・バージョン 4.0 以降では、設計者はロジック・エレメントの｢ルックアップ・テーブルの総体的な論理式｣を追加または削除して、LE 間の接続を作成または削除することができます。変更内容はデザインをリ・コンパイルすることなく、数分でデバイスに実装できます。変更は特定のデバイス・リソースに制限されるため、デザインの残りの部分においてはタイミング・クロージャが維持されます。