Chip Planner ( 従来のフロアプランと Chip Editor の統合環境 )
新しい Chip Planner （従来のフロアプランと Chip Editorの統合環境）は、統合されたフロアプランの解析および編集機能によりタイミング・クロージャの迅速化を支援し、検証時間を短縮します。また、フロアプラン・アサインメント、ECO（Engineering Change Orders）、および消費電力解析など、さまざまなタスクを Chip Planner で行うことができます。
タイミング・クロージャの迅速化
Chip Planner でフロアプラン・アサインメントを作成し、チップ解析のタスクを実行することによりタイミング・クロージャを迅速化することができます。Chip Planner はフィッタが作成するアサインメント、ユーザ作成のアサインメント、および以下に示すタイミング関連データを表示できます ：
- フィジカル・タイミングの見積値とインタラクティブな遅延計算
- LogicLock™ 領域の接続状況およびタイミング
- クリティカル・パス表示オプション
- LogicLock 領域の配置をガイドし、最適な性能を実現するための配線密度ビュー
図 1 に示すとおり、Chip Planner は、立ち上がり/立ち下がりタイミングの遅延やデバイス上に配置された LAB の間の見積遅延推定値を表示します。
図 1. タイミング遅延および見積遅延値
Stratix III デザインの消費電力の最適化
Stratix® III FPGA の場合、Chip Planner を使用して Quartus® II ソフトウェアからの PowerPlay による消費電力最適化の結果をフロアプランに表示することができます。Chip Planner で、タスク・リストから Power Analysis を選択すると、各ロジック・アレイ・ブロック（LAB）は青色または黄色で表示され、それぞれ低消費電力モードまたは高速モードに設定されていることを示します（図 2 参照）。
図 2. PowerPlay の結果の解析
検証時間の短縮
デザイン・サイクルの後半で、タイミング・クロージャを維持しながらのインクリメンタルな ECO の実行は困難な作業です。新しい Chip Planner では、アルテラ FPGA の内部構造を表示し、デバイス・リソースの機能とパラメータ設定をインクリメンタルに編集することができます。Chip Planner は設計者が ECO 履歴の記録や管理を行うのにも役立ちます。
詳細デザイン・ビューの表示
Chip Planner は、アルテラ FPGA に実装された設計を階層的に表示することができます（図 3 参照）。Chip Planner はズーム・レベルに応じて、デザインのフィールド全体の表示、より詳細な LAB の表示、あるいは非常に詳細なロジック・エレメント（LE）と配線の表示を行うことができます。
図 3. Chip Planner の階層表示
変更をすぐに実装
Chip Planner での作業は、デザイン・ネットリストに直接反映されるため、デザインをコンパイルすることなく、数分で変更内容を実装できます。デザインの他の部分でのタイミング・クロージャを維持するために、変更は特定のデバイス・リソースに限定されます。ユーザが不正な編集をしないように、すべての変更にはデザイン・ルール・チェックが適用されます。
デバイス・リソースの機能およびパラメータの編集が容易
Chip Planner からリソース・プロパティ・エディタにアクセスして、リソースの機能およびパラメータを編集することができます。（図 4 に特定のロジック・エレメントで使用されるリソースを示します。） また、ルックアップ・テーブル （LUT） の式を編集し、ロジック・セル・パラメータを変えて、簡単に LE の機能を変更することができます。Quartus II ソフトウェアでは、LUT の論理式を追加または削除して、LE 間の接続を作成または削除することができます。リソース・プロパティ・エディタを使用すれば、I/O セル・パラメータやフェーズロック・ループ（PLL）パラメータを変更することも容易です。さらに、経験豊富なユーザがより微細なデザインの編集を行えるように、空白のセルで新しいロジックを作成することも可能です。
図 4. リソース・プロパティ・エディタ
Change Manager を使用した変更履歴の記録と管理
行った変更はすべて Chip Planner Change Manager で記録されます（図 5 参照）。Change Manager は、デザインの修正に対し迅速にデザイン・ルール・チェックを実行し、また個々のデザイン変更を個別に適用または削除することができます。また、変更を Tcl（Tool command Language）スクリプトにもエクスポートできるので、ハードウェア記述言語（HDL）のソース・ファイルを更新することなく、簡単に変更を再作成できます。
図 5. Chip Planner Change Manager
SignalTap® II エンベデッド・ロジック・アナライザ を Chip Planner と組み合わせることによって、デザイン検証サイクルを大幅に短縮できます。SignalTap II エンベデッド・ロジック・アナライザを使用してシステム内のデザイン問題を特定し、それらを数分以内に修正することができます。
