DSP Builder は、高性能 FPGA プラットフォームに Simulink デザインを迅速かつ容易に実装する先進の合成テクノロジです。アルテラは DSP Builder ツールの 8.0 リリースで、アドバンスト・ブロックセット・ライブラリと呼ばれる多数の新しい Simulink ブロックセットを追加しました。これにより、特にマルチ・チャネル・デザインの合成で生産性が飛躍的に向上します。
DSP Builder Advanced Blockset （アドバンスト・ブロックセット） ライブラリには、新しいブロックが追加されるとともに、クロックを意識していないハイレベルなSimulink デザインに対し、指定したクロックレートやデバイスに最適なパイプライン処理を施すシンセシス・テクノロジも含まれています。つまり、このシンセシス・テクノロジは、ユーザーが設定したシステム・レベル・デザイン制約に適合するように、パイプライン化されたステージおよびレジスタを自動的に追加します。
ユーザーは必要なクロック周波数、チャネル数、および他のトップレベル・デザイン制約を指定することができます。生成された RTL はタイミング・クロージャを実現するために、自動的にパイプライン化されます。システム・レベル制約を解析することによって、ツールはフォールディング、つまり 時分割多重化の最適化も行い、手動で RTL を微調整しなくても最適なロジック使用率を達成します。
シンセシス・テクノロジにより、Simulink デザイン内のパラメータ・ファイルを使用するだけで、例えばユーザーの FIR フィルタまたはデジタル・アップ変換信号チェインで、チャネル数を容易に増減させることもできます。DSP Builder は、わずか数分で必要な時分割多重化コントロール・ロジックを追加し、更新された RTL を生成します。生成された RTL の性能は、手動で最適化された HDL と大きく変わりません。
ハードウェアは、プッショ・ボタン・コンパイルおよび機能検証用の ModelSim® シミュレータのために Quartus® II ソフトウェアに組み込まれるスクリプトと併せて、プレーン・テキスト VHDL として書き出されます。
これらの機能の組み合わせにより、FPGA の経験がなくても、リソースが最適化された高性能の実装を作成することができます。このデザインはさまざまな FPGA ファミリで再利用できます。
最新のブロックセットには、ハイレベル IP（Intellectual Property）コアだけでなく、カスタム・アルゴリズムの構築を可能にするプリミティブ・ビルディング・ブロックも含まれています。デザイン作成の出発点となり、デザインの可能性を説明するのに役立つ多くのデザイン例が提供されています。
関連資料
DSP Builder の詳細につきましては、以下の資料をご参照ください。
- DSP Builder Readme (TXT)
- DSP Builder User Guide (PDF)
- DSP Builder Reference Manual (PDF)
- DSP Builder Release Notes and Errata (PDF)
