システム FPGA パートナ・プログラム
システム・レベル・デザイン
システム・レベルのデザイン手法では、システム開発およびアーキテクチャ探査のための高水準言語を利用して、生産性の向上、「Time-to-Market」の短縮、結果の質的向上、およびリスクの低減を図ることができます。 システム・レベルのデザインでは、ESL （Electronic System Level） 開発デザイン・フローに沿って、デザイン入力、動作モデリング、合成、ハードウェア/ソフトウェア協調デザイン、および検証などのすべてのツールが関係します。 これらの先進デザイン環境は、アルテラの Stratix® II および Cyclone® II デバイスなど、大容量および高性能 FPGA に最適です。
ただし、システム・レベルのデザイン・ツールは、デジタル信号処理（DSP）、ビデオおよび画像処理、ワイヤレス通信、暗号化および復号化テクノロジなど、これらの環境で使用されるアルゴリズムおよび計算を多用するデザインに対応する必要があります。
システム FPGA パートナ・プログラム
アルテラの システム FPGA パートナ・プログラムの目標は、設計者に FPGA をシステム・レベル・デザインのためのプラットフォームとして使用するのに必要なツールとリソースを提供することです。 このパートナ・プログラムは、FPGA 用システム・レベル・デザイン・ツールの開発、採用、相互接続性を促進することを目指しています。
アルテラとパートナは連携して、ソフトウェア設計者が FPGA 内のアルゴリズムを加速できるツール間に高い相互接続性を作成するための手法を開発しています。 アルテラは、SOPC Builder システム・レベル開発ツールおよび Nios® II 統合デザイン環境 （IDE） の両方で API （Application Programming Interface） を使用できるようにしました。
システム FPGA 手法
アルテラとシステム FPGA パートナは、高水準言語に基づくデザインを FPGA に実装できるようにするために注力しています（図 1 参照）。
図 1. システム FPGA のデザイン・フロー
ハードウェア・フローにおいて、システム・デザイン・ツールはアルゴリズムを最適化し、RTL（Register Transfer Level）コードまたは FPGA をターゲットにしたゲート・レベルのネットリストを生成します。 次にこの RTL コードまたはゲート・レベル・ネットリストを Quartus® II ソフトウェアにインポートして、配置配線と FPGA のプログラミングを行うことができます。 ソフトウェア・フローでは、システム・レベルのデザイン・ツールは SOPC Builder 対応コンポーネントを生成します。
アルテラとシステム FPGA パートナは、Nios II C2H ツール などのハードウェア・アクセラレーション・テクノロジを開発しています。
システム FPGA イニシアティブのメンバーは、以下のとおりです。
