アルテラの革新的なデザイン・フローにより、ユーザーのシステム・デザインをプロトタイプ作成から量産まで迅速に移行することができます。
HardCopy® ASIC を開発する際、Stratix®シリーズ FPGA によるシームレスなASICプロトタイピングを活用すれば、1つのデザインから、 1つのツール、1つの手法を用いてASICを完成させ、量産に移行させることができます。
デザイン・ワンス・デザイン・フローの利点
HardCopy ASIC デザイン・フロー（表 1 参照）は、デザインが完成するとコンパニオン FPGA を使用し、イン・システムで迅速にデザインを検証できる点が、スタンダード・セル ASIC デザイン・フローとは異なります。 システムでのハードウェアとソフトウェアの両方の動作確認が可能となるため、効率的なASIC設計が実現されます。バックエンドでの作業工程のために、ネットリストをアルテラの HardCopy デザイン・センターにハンドオフするだけです。
| 表 1. HardCopy デザイン・フローの利点 | |
| HardCopy デザイン・フロー | 利点 |
|---|---|
| シームレスなプロトタイプ作成 |
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| ASIC 対応、フロント・エンド・デザイン・フロー |
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| ターンキー・バックエンド・プロセス |
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| その他の利点 |
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革新的なフロント・エンド・デザイン・フロー
HardCopy フロント・エンド・デザイン・フロー（図 1参照）は、アルテラの Quartus® II ソフトウェアを使用して、FPGA および HardCopy デザインを 1つの環境に統合します。Quartus II デザイン・ソフトウェアを使用した 1つのデザイン、1つのRTL、1 セットの IP（Intellectual Property）により、FPGA プロトタイプと HardCopy ASIC の 2つの実装を提供します。
図 1. HardCopy シリーズ・フロント・エンド・デザイン・フロー
以下に、HardCopy フロント・エンド・デザイン・フローの主要ステップを示します。
- RTL とタイミング制約を適用してスタート
- FPGA と HardCopy デバイスのペア（コンパニオン）を選択
- Quartus II ソフトウェアまたはサードパーティ製 EDA 合成ツールのいずれかを使用してデザインを合成
- FPGA と HardCopy デバイスの両方で配置配線を実行
- 両デバイスでスタティック・タイミング解析を実行し、タイミング制約に適合していることを検証
- コンパニオン FPGA を使用して、イン・システムで迅速にデザインを検証
- デザインを HardCopy デザイン・センターに提出
- わずか 10 週間でソケット置き換えの HardCopy ASIC を受領
Quartus II ソフトウェアは、完全な開発環境とデザイン・プロセスを効率的に完了する機能を提供します（表 2 参照）。
注: HardCopy ASIC を使用している場合、アルテラでは HardCopy ファースト・デザイン・フローを使用して、FPGA コンパニオン・デバイスよりも性能を高くすることを推奨しています。
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表 2. Quartus II による効率的な HardCopy フロント・エンド・デザイン・フローの実現 |
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特長 |
説明 |
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HardCopy Advisor |
HardCopy 設計時に、アルテラの HardCopy デザイン・センターに提出するための開発ガイドラインを提供します。 完了したタスクと完了させる必要があるタスクをレポートします。 |
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タイミング解析 |
TimeQuest タイミング・アナライザは、アルテラの使いやすい第二世代 ASIC 対応タイミング・アナライザで、Synopsys Design Constraints ファイル・フォーマットおよびフル・スクリプト機能、そして制約およびタイミング・レポートを作成するための完全な GUI 環境に対してネイティブ・サポートを提供します。 |
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デザイン・アシスタント |
FPGA プロトタイプおよび最終的な HardCopy デバイス実装で、デザインが正しく動作することを保証するために、デザイン・ルールのチェックを実行します。 |
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デバイス・リソース・ガイド |
正しいデバイスの選択を可能にする選択ガイドライン。 |
Quartus II 機能をすべてカバーした詳細リストについては、Quartus II ソフトウェア・ホーム・ページをご覧ください。
業界標準のバックエンド・デザイン・フロー
アルテラの HardCopy デザイン・センターでは、バックエンド・プロセスに、経験豊富な ASIC デザイン・エンジニアを多数雇用しています。 アルテラのバックエンド・デザイン・フローのターン・アラウンド・タイムは ASIC 業界をリードしています。ネットリストのハンドオフからデザインのテープ・アウトまでに要する期間は、1 ～ 2カ月です（表 3 および 4 を参照）。
| 表 3. HardCopy バックエンド・デザイン・フロー・ステップ | |
| デザイン・フロー・ステップ | EDA ツール |
|---|---|
| DFT（Design for Testability）の挿入 | アルテラの独自ツール |
| テスト・ベクタの生成 | Synopsys TetraMax ATPG |
| CTS (Clock Tree Synthesis）およびグローバル信号挿入 | Synopsys Astro |
| タイミングおよびシグナル・インテグリティを考慮した配置配線 | Synopsys Astro |
| ポスト・レイアウト寄生容量抽出 | Synopsys Star-RCXT |
| スタティック・タイミング/クロストーク/ノイズ解析 | Synopsys PrimeTime SI |
| 物理検証 | Synopsys Hercules および Mentor Graphics® Calibre |
| フォーマル検証 | Cadence Conformal |
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表 4. スタンダード・セル ASIC フローとアルテラ HardCopy フローの比較 |
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標準スタンダード・セル、バックエンド・フロー |
アルテラ HardCopy バックエンド・フロー |
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ネットリスト・ハンドオフ後の検証の場合：
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十分な検証を行ったFPGA でのイン・システム設計の場合：
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結果： スケジュールに遅延が発生 |
結果： スケジュールを容易に維持 |
