RapidIO MegaCore ファンクション

from Altera

Serial Rapid® IO (SRIO) は、ワイヤレス業界で高速インタコネクトとして採用されており、一般に DSP プロセッサ間、およびコントロール・プレーン・プロセッサとメモリ間で使用されています。SRIO は、3.125 Gbps データ・レートの XAUI など、フィジカル・メディア・アタッチメント（PMA）の電気的特性に対して広く使用されている規格を採用しているため、バックプレーン・インタコネクトとしても支持を集めています。

機能

• 豊富な機能
  • フィジカル、トランスポート、ロジカル・レイヤー分割　（モジュラー・アーキテクチャ）
  • 1.25、2.5、3.125、5.0 Gbps レーン・レート （x1、x4 のリンク幅）
  • エンベデッド・トランシーバ・ベースもしくは、外部トランシーバへのパラレル XGMII インタフェース搭載のPHY
• 使いやすさ
  • MegaWizard® GUI インタフェースで、インタフェースの FIFO の深さ、アドレス変換ウィンドウ、差動出力電圧およびプリエンファシスなどのパラメータ設定を容易に実現
  • 簡単なコンフィギュレーションにより、リソース使用率を低減し、アプリケーションのニーズによりより小さい MegaCore® バリエーションを作成
  • SOPC Builder をサポート
• 堅牢なソリューション
  • エンドポイント IP（Intellectual Property）コア、テスト・ベンチ、および主要な DSP プロセッサおよびスイッチ・ベンダとの相互接続性テストを完了した堅牢なソリューション
  • RIOLAB に認証された RapidIO IP
  • RapidIO Revision 1.3 & 2.1の仕様条項に準拠

アドレス変換やシンプルな Avalon® -MM/Avalon-ST FIFO インタフェースなどの機能を備えた RapidIO レイヤーは柔軟に選択可能で、デザイン期間は大幅に短縮され、システム統合はすぐに実現されます。

プロトコル・ソリューション

図 1 に、SOPC Builder を使って構築される、処理エレメントとして Nios® II ソフトコア・エンベデッド・プロセッサを備えたシステムの例を示します。プログラム・メモリには、多様なエンドポイントのシステム・レベル enumerationのための「ブート・コード」を含めることができます。また、エンドポイントの CAR（Capability Address Register）および MegaCore® をコンフィギュレーションすることができます。

図 1. 完全な SRIO システム

• IP コアの使用方法の解説するドキュメント
  • RapidIO MegaCore Function User Guide (PDF)
  • MegaCore IP Library Release Notes and Errata (PDF)

• アルテラ・デバイス機能の詳細
  • Stratix® V FPGA
  • Stratix IV FPGA
  • Stratix II FPGA
  • Arria® GX FPGA
  • Arria II GX FPGA
  • HardCopy® V ASIC
  • HardCopy IV ASIC

• 迅速かつ簡単にデザインを開始するためのリファレンス・デザイン
  • Ti 6482 Reference Design
  • Serial RapidIO to PCI Bridge Reference Design
• IP 評価機能
  • アルテラの OpenCore Plus 評価を使用してこの IP コアを評価

テクニカル・サポート

この RapidIO MegaCore ファンクションの技術サポートは、RapidIO MegaCore サポート･センター をご利用ください。さらに詳しい MegaCore ファンクションの技術サポートとして、アルテラ mySupport オンライン・サポート・システムも使用可能です。また、アルテラ ナレッジ・データベース でこの機能の関連トピックを検索することもできます。

また、SRIO MegaCore のコンフィギュレーションに関する Web ベースのテクニカル・トレーニングもご利用いただけます。

関連資料

• RapidIO Trade Associate