from Altera
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IP Base Suiteにて提供 - Quartus II サブスクリプション・ユーザに無償で提供
機能
- 業界標準の DDR/DDR2 SDRAM デバイスおよびモジュールをサポート
- Registered DIMM （RDIMM）をサポート
- 柔軟かつ強力なデザイン
- 1、2、4、または 8つのチップ・セレクト信号
- Stratix® シリーズ・デバイス サイド・バンクに対する非 DQS 読み出しモード（オプション）
- 自動またはユーザ制御リフレッシュ
- 部分書き込み操作のためのデータ・マスク信号
- レイテンシを最小限に抑えるバンク管理アーキテクチャ
- 簡単で瞬時に行える実装
- IP Toolbench による制約スクリプトの生成
- IP MegaCore® ファンクションによるトップレベルのデザイン例による迅速かつ容易な実装
- アルテラがサポートする VHDL および Verilog HDL シミュレータで使用する IP 機能シミュレーション・モデル
- カスタム・コントローラで使用するフリー・クリア・テキスト・データ・パス
- システム・レベル・デザインを可能にするSOPC Builder への対応
概要
DDR/DDR2 SDRAM コントローラは、メモリ・デバイスの初期化、SDRAM バンクの管理、および適切な間隔でのデバイスのリフレッシュなど、DDR2 SDRAM を使用する際の複雑な処理を扱います。DDR/DDR2 SDRAM コントローラは、ローカル・インタフェースからの読み出しおよび書き込み要求を必要なすべての SDRAM コマンド信号に変換します。
IP Toolbench を SOPC Builder または Quartus® II ソフトウェアのいずれで使用する場合も、トップレベルのデザイン・サンプルが生成され、PLL（Phase-Locked-Loop）、ドライバ・サンプル、DDR/DDR2 SDRAM コントローラのカスタム・バリエーション、およびオプションの DLL（Stratix II FPGA の場合のみ）がインスタンス化されます。トップレベルのデザイン・サンプルは、完全に動作するデザイン・サンプルであり、ハードウェアでシミュレーション、合成、使用することができます。ドライバ・サンプルはセルフテスト・モジュールで、コントローラに読み出しおよび書き込みコマンドを発行し、読み出しデータをチェックしてパス/フェイル信号およびテスト完了信号を生成します。
インスタンス・サンプル内にある、DDR/DDR2 SDRAM コントローラの暗号化されたコントロール・ロジックは、独自のカスタム・ロジックに置き換えることができ、これによってアルテラが提供するデータ・パスのソースを独自のコントロール・ロジックとともに使用できます。
IP 評価機能
アルテラ OpenCore Plus 評価機能を利用してこのIP コアをテストできます。
性能
DDR and DDR2 SDRAM Controller Compiler User Guide (PDF)にて、この MegaCore ファンクションの標準的な性能および使用率を示します。
I-Tested
アルテラは、関連プロトコルに対応した相互接続運用性を保証するのに必要な特定用途向け標準製品（ASSP）、ハードウェア・コンポーネント、またはテスト機器を搭載した評価ボード上のアルテラの FPGA で検証された、 MegaCore ファンクション、または Altera Megafunctions Partners Program (AMPPSM) IP コアにI-Tested 認証を与えています
詳細については、DDR & DDR2 SDRAM Controller Compiler User Guideの「MegaCore Verification」を参照してください。
技術サポート
この MegaCore ファンクションの技術サポートは、Altera mySupport オンライン・サポート・システムにアクセスしてください。また、Altera Knowledge Databaseで、このファンクションの関連トピックを検索することもできます。
関連資料
DDR2 SDRAM コントローラ MegaCore ファンクションの詳細は以下の資料をご覧ください。
