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Interlaken プロトコルは、ネットワーク装置に幅広く採用されている SPI-4.2 (System Packet Interface Level 4 インタフェース・テクノロジ) のロジック構造上に構築されるロイヤリティ・フリーの規格です。Interlaken プロトコルは、Cortina Systems と Cisco Systems が共同開発したもので、SPI-4.2 よりも堅牢で、より優れたエラー・チェックとデータ・インテグリティを提供します。Interlaken は、スケーラビリティが強化されたプロトコルです。SPI-4.2 は 10G を超えた拡張性は持ちませんが、Interlaken により、最新の 6G シリアル・テクノロジを構成可能な増分単位で使用できるため、20G ~ 40G アプリケーションや 100G 以上で動作する次世代システムをサポートするインタフェースを構築することができます。
SPI-4.2 と比較して、Interlaken ではピン数が 90% 削減されます。これによって、ボードとチップのコストが減少します。もう 1 つの大きな利点は Interlaken のスケーラビリティです。10G~100G のいかなるビット・レートでも同じインタフェースと同じプロトコルを使用できます。アルテラの Interlaken ソリューションは、きわめて柔軟なコンパイラ・ベースの製品です。
Interlaken は SERDES テクノロジを使用してより広い帯域幅を確保しています。アルテラの Stratix または Arria FPGA ファミリではレーン当たり最大 12.5 Gbps、28nm Stratix® V FPGAではレーン当たり最大28Gbpsの転送レートをビルトイン SERDES ブロックでサポートします。これらのレーン構成はプログラマブルであり、より多くのレーン構成にすることによって、プロトコルをより広い帯域幅にスケールすることができます。コアの中心部には、レーンごとに複製される SERDES チャネルの前後に配置されるロジックがあります。コアの右側には、プロトコル層(TX ストライピングと RX デストライピング)があります。
必要な帯域幅に応じて、FPGAファブリック に接するバス幅は変化し、10G~100G に対してそれぞれ 128~512 ビットになります。FPGA 回路とそれに接続されている外部デバイスをテストするために、予測されるエラーをプロトコルおよび各レーンに注入可能なオプションのテスト・インタフェースがあります。アルテラの Interlaken IP ソリューションは、他の業界ソリューションに対して完全にテストされており、10G ライン・レートをサポートするようにスケーリング可能です。Stratix V FPGA ファミリの 64B/67B エンコータ/デコーダは、デバイス内にハードウェア化されています。
- Interlaken コンパイラの特長
- 最大 24 レーンをサポート
- 10G+ ライン・レートをサポート(CEI-11G 規格に準拠)
- BurstMin、BurstMax、Burst Short、および MetaFrame 長をプログラム可能
- 複数チャネルのサポート
- すべての個別レーンのデータ・ストライピング/デストライピング
- ビルトイン・ワードおよびレーン・アラインメント
- バースト/レーン完全性のための CRC-24 および CRC-32
- インバンドおよびアウト・オブ・バンド・フロー・コントロールのサポート
- エラー検出およびレーン診断
- 主な利点
- アルテラ・デバイスおよびコンパイラ・フォーマットに対して最適化
- システム統合を完了するための実証済みタイミング・クロージャ
- ASSP ソリューションとの 6.25Gbps ライン・レートでのインタオペラビリティを実証済み
- 使用されるロジックリソースについて(Stratix IV の場合)
- アービタ付き 4 チャネル、16 ビット・カレンダ、全二重
| 表1. Stratix IV FPGA における Interlaken 帯域幅 | ||||||
| Sratix IV FPGA | 20G (4 レーン @ 6.375 Gbps) |
40G (8 レーン @ 6.375 Gbps) |
100G (20 レーン @ 6.375 Gbps) |
100G (20 レーン @ 6.375 Gbps) メモリ付き |
153G (24 レーン @ 6.375 Gbps) |
40G (4 レーン @ 10.3125 Gbps) |
|---|---|---|---|---|---|---|
| コンビネーション | 13K | 29K | 104K | 88K | 79K | 24K |
| レジスタ数 | 17K | 33K | 72K | 72K | 84K | 21K |
| メモリ・ビット数 | 0 | 0 | 0 | 1.4 MB | 0 | 0 |
| データパス幅 | 128 ビット | 256 ビット | 512 ビット | 512 ビット | 512 ビット | 256 ビット |
図 1 にアルテラの Interlaken IP ソリューションの上位レベル・ブロック図を示します。
図 1. アルテラの Interlaken ブロック図

アルテラの Interlaken IP コアは、以下のデバイス・ファミリでサポートされています。
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