from Altera
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アルテラは、FPGA デバイスへの 10 Gbps イーサネットの主要プロバイダーとして、10 Gbps Ethernet MAC MegaCore® ファンクション IP コアを設計者に提供し、それにより超高スループット・レートのイーサネット接続システムを簡単に構築できます。アルテラのデバイスは、この 10 GbE MAC と XAUI PHY IP コアまたは 10GBASE-R PHY IP コアによって外部 10 GbE PHY デバイスや光トランシーバ・モジュールとインタフェースできるため、最終的に 10 GbE ネットワークとインタフェースできます。
XAUI PHY は、 3.125 Gbp ギガビット・シリアル・トランシーバを備えたアルテラの FPGA のハード・シリコンに実装できます。Stratix® IV GT および Stratix V (GX, GS & GT) FPGA は、10.3125 Gbps シリアル・トランシーバにより、10GBASE-R PHY から XFI または SFP+ モジュールへのインタフェースをサポートします。
図 1、2、および 3 は、それぞれ XAUI、XFI/SFI、および XGMII インタフェースを持つ、異なるアルテラ・デバイス内のアルテラ 10 GbE MAC の例です。
図 1. XAUI インタフェースを持つアルテラ・デバイス内の 10 GbE MAC
注：
(1) SDR XGMII = 156.25Mbps での 72 ビット・シングル・データ・レート (SDR) XGMII
(2) XAUI フィジカル・コーディング・サブレイヤ （PCS） は、シリアル・トランシーバを備えたすべてのアルテラ・デバイスのハード IP にあります。 Stratix IV (GX & GT) および Stratix V (GX, GS, & GT) ではソフト IP で実装することもできます。
(3) Avalon®-Streaming (ST) シングル ClockFIFO の使用はオプションです。
(4) Avalon-Memory Mapped (MM) ブリッジは SOPC Builder のコンポーネントです。
図 2. XFI または SFI 10 Gbps シリアル・トランシーバを持つアルテラ・デバイス内の 10 GbE MAC
注：
(1) 10.3-Gbps SFI システム・チャンネルはここに EDC チップが必要な場合があります
(2) 10GBASE-R PCS は、Stratix IV GT デバイスではソフト IP にありますが、Stratix V GX および GT デバイスではハード IP にあります。
(3) Avalon-ST シングル ClockFIFO の使用はオプションです。
(4) I2C コントローラ IP のライセンスはアルテラのIPパートナーより取得できます。
図 3. XGMII パラレル・インタフェースを持つアルテラ・デバイス内の 10 GbE MAC
注：
(1) SDR XGMII = 156.25Mbps での 72 ビット・シングル・データ・レート XGMII
(2) Avalon-ST シングル ClockFIFO の使用はオプションです。
豊富な機能
- 10 Gbps イーサネット（10 GbE）メディア・アクセス・コントローラ（MAC）IP（Intellectual Property）
- アルテラの統合された標準 XAUI PHY（4 x 3.125 Gbps）、10GBASE-R PHY（10.3125 Gbps）、または XGMII（32 x 312.5 Mbps）により、外部のデバイスまたは光モジュールと直接インタフェース
- DIC （Deficit Idle Count）
- ローカルおよびリモート障害用シグナリング
- 自動イーサネット・フロー制御
- ジャンボ・フレームを含む、16 K バイトまでプログラム可能な最大受信フレーム長
- プロミスキャス（透過）およびノンプロミスキャス（フィルタ）動作モード
- プログラム可能な MAC アドレスおよび MAC アドレスに基づく受信パケット・フィルタリング
- CRC （Cyclic Redundancy Check）、フレーム長チェック、またはオーバーサイズ・フレーム・エラーによる、プログラム可能な受信フレーム・フィルタリング
- バーチャル LAN（VLAN）およびスタック VLAN タグ付きフレームのサポート。それぞれ、IEEE 802.1Q および 802.1ad（Q-in-Q）規格に準拠
- RMON（RFC 2819） 用統計カウンタ、イーサネット・タイプ MIB（RFC 3635）、およびインタフェース・グループ MIB （RFC 2863）
- 高性能な内部システム・インタフェース
- ユーザー・アプリケーション・ロジック間での 156.25 Mbps、64 ビット双方向データ転送用アルテラ Avalon®-Streaming (Avalon-ST)
- スレーブ管理用アルテラ Avalon Memory-Mapped (Avalon-MM) 32 ビット
- PHY IP コア間での 156.25 Mbps、72 ビット双方向データ転送用アルテラ Avalon-Streaming (Avalon-ST) SDR XGMI
- 完全なデザイン例
- 10 GbE MAC と様々な PHY
- ストア・アンド・フォワード・モードまたはパススルー・モードでのパラメタライズ可能な FIFO、および drop-on-bad フレーム
- XGMII でのリモート（ライン）およびローカル（クライアント）・システム・テスト用ループバック
- 管理データ I/O（MDIO）マスター IP コア
- XAUI を使用可能にする Terasic社の SFP+ HSMC ボード をサポートする10GbE Hardware Demonstration リファレンス・デザイン
使いやすさ
- すばやくデザインを開始するために、完全な 10 GbE プロトコル・ソリューションのデザイン例を用意
- Verilog HDL & VHDL シュミュレータ用の RTL & ポストフィット・ファンクション・シュミレーション
- 検証テストベンチおよびハードウェア・デザイン例
- 開発ボード
- アルテラ MegaWizard™ Plug-in Manager GUI によるコンフィギュレーションと生成
- Qsys および SOPC Builder ソフトウェアによる簡単なシステム統合
堅牢なソリューション
- IEEE 802.3 10 Gbps イーサネット MAC 規格の 4、31、および 46 節に準拠
- シミュレーションで徹底的に検証し、標準 10 Gbps イーサネット・テスタを使用してハードウェアでテスト済み
- 米ニューハンプシャー大学インターオペラビリティ・ラボ（略称：UNH-IOL）でのイーサネット MAC、PCS、および PMA の 10 ギガビット・イーサネット・テストに合格
プロトコル・ソリューション
- IP コアの使用方法の解説書
- ステップ・バイ・ステップ入門ガイド（英語版・PDF）
- この IP コア をサポートするアルテラ・デバイスの機能の詳細
- 迅速かつ簡単にデザインを開始するためのデザイン例（英語版・PDF）
- 10 Gbps イーサネット MAC 用 PHY IP コア
- その他の 10 GbE ソリューションについては、 アルテラ・ワイヤライン・ソリューション を参照してください。
性能
この IP コアの標準的なリソース使用率と性能の予測値は、 10 Gbps イーサネット MAC のリソース使用率と性能（英語版・PDF） を参照してください。
テクニカル・サポート
この IP コアのテクニカル・サポートには、アルテラ mySupport オンライン問題追跡システムをご利用ください。このファンクションに関連するトピックは、アルテラ・ナレッジ・データベースで検索することもできます。この IP コアやその他のアルテラ IP コアの IP リリース・ノートは、MegaCore IP ライブラリ・リリース・ノートおよびエラッタ （英語版・PDF）を参照してください。
