from Altera
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アルテラは、 FPGA デバイスへの 10 Gbps イーサネットの主要プロバイダとして、XAUI PHY MegaCore® ファンクション IP コアを設計者に提供し、それにより超高スループット・レートのイーサネット接続システムを簡単に構築できます。アルテラのデバイスは、この XAUI PHY と 10 GbE MAC IP コアにより、10 GbE PHY デバイスなどの様々な外部デバイスや光トランシーバ・モジュールを介して 10 GbE ネットワークとインタフェースできます。
XAUI PHY （PHY マネジメント・ファンクションは除く）は、3 Gbps を超えるシリアル・トランシーバを備えたアルテラの FPGA のハード・シリコンに実装できます。PHY マネジメント・ファンクションはソフト IP に実装されます。XAUI PHY は、シリアル・トランシーバを備えた Stratix® IV、Stratix V、 Arria® V FPGA のソフト IP に実装することもできます。さらに、20 Gbps スループットを要求するアプリケーションのために、アルテラの XAUI PHY ソリューションは、Stratix IV (GX および GT) に搭載された DXAUI (4x 6.25 Gbps) もサポートします。図 1 は、アルテラ・デバイス内の XAUI PHY の例です。
図 1. アルテラ・デバイス内の XAUI PHY
注：
(1) XAUI PCS は、シリアル・トランシーバを備えたアルテラ・デバイスのハード IP にあります。Stratix IV (GX & GT) および Stratix V (GX, GS, & GT)、Arria V FPGAではソフト IP で実装することもできます。
(2) SDR XGMII = 156.25Mbps での 72 ビット・シングル・データ・レート XGMII
豊富な機能
- 4 x 3.125 Gbps シリアル外部インタフェース用の、10 ギガビット・イーサネット （XAUI） の完全な物理層 （PHY） ソリューション
- 10GBASE-X 物理コーディング・サブレイヤ（PCS）、フィジカル・メディア・アタッチメント（PMA）、XGMII エクステンダ・サブレイヤ（XGXS）、10 ギガビット・イーサネット （XAUI） 、および PHY マネジメント・ファンクションから構成されるPHY
- アルテラ 10 GbE MAC との直接インタフェースによる完全なシングルチップ・ソリューション
- 標準 XAUI PHY（4 x 3.125 Gbps）の直接接続によるチップ間、チップ－光モジュール間、チップ－PHY デバイス間接続、バックプレーン、および短ケーブル・アプリケーション
- 3 Gbps を超えるシリアル・トランシーバを備えたアルテラ・デバイス内のハード・シリコンに内蔵されたPHY。また、シリアル・トランシーバを備えた Stratix IV、Stratix V、Arria V FPGA ではソフト XAUI PCS も利用可能
- ダイナミック・パーシャル・リコンフィギュレーションが可能な I/O（DPRIO）は、シリアル・トランシーバを様々な XAUI チャネル特性やシステム内で動作中のデバイスに適応させるようにサポート
- イーサネット標準 XAUI PHY 機能を実装：データおよびコントロール・ビット 8b/10b エンコード／デコードとレーン別同期、4 x 3.125 Gbps ラインとの間でデータのシリアル化／デシリアル化 (SERDES) 、レシーバ 4 データ・レーン・アライメント、4 レーンのデスキューとアライメント、およびクロック周波数補償のためのレシーバ・レート・マッチング
- レシーバ・リンク障害状態の検出
- デバイスのシリアル・トランシーバにおける、トランスミッタからレシーバへの自動テスト用ローカル・シリアル・ループバック
- 高性能な内部システム・インタフェース
- 156.25 Mbpsでの 72 ビット・データ転送用アルテラ Avalon®-Streaming (Avalon-ST) SDR XGMII
- スレーブ管理用アルテラ Avalon Memory-Mapped (Avalon-MM) 32 ビット
- Stratix IV (GX および GT) FPGA で DXAUI (4 x 6.25-Gbps) をサポート
使いやすさ
- すばやくデザインを開始するために、完全な 10 ギガビット・イーサネット （XAUI） PHY ソリューションを用意
- Verilog HDL & VHDL シュミュレータ用の RTL & ポストフィット・ファンクション・シュミレーション
- 検証テストベンチおよびデザイン例
- 開発ボード
- アルテラ MegaWizard™ Plug-in Manager GUI によるコンフィギュレーションと生成
堅牢なソリューション
- IEEE 802.3 10 Gbps イーサネット規格の 46、47、および 48 節に準拠
- シミュレーションで徹底的に検証し、標準 10 Gbps イーサネット・テスタを使用してハードウェアでテスト済み
プロトコル・ソリューション
- IP コアの使用方法の解説書
- ステップ・バイ・ステップ入門ガイド（英語版・PDF）
- アルテラ・デバイスの機能の詳細
- 迅速かつ簡単にデザインを開始するためのデザイン例 （英語版・PDF）
- アルテラ 10GbE MAC
- その他の 10 GbE ソリューションについては、 アルテラ・ワイヤライン・ソリューション を参照してください。
性能
この IP コアの標準的な性能とリソース使用率の予測値は、 XAUI PHY のリソース使用率と性能 （英語版・PDF） を参照してください。
テクニカル・サポート
この IP コアのテクニカル・サポートには、アルテラ mySupport オンライン問題追跡システムをご利用ください。このファンクションに関連するトピックは、アルテラ・ナレッジ・データベースで検索することもできます。この IP コアやその他のアルテラ IP コアの IP リリース・ノートは、MegaCore IP ライブラリ・リリース・ノートおよびエラッタ （英語版・PDF）を参照してください。
