10GBASE-R PHY MegaCore ファンクション

from Altera

アルテラは、FPGA デバイスへの 10 Gbps イーサネットの主要プロバイダーとして、10GBASE-R PHY MegaCore® ファンクション IP コアを設計者に提供し、それにより超高スループット・レートのイーサネット接続システムを最少の I/O ピン数で簡単に構築できます。アルテラのデバイスは、この 10GBASE-R PHY と 10 GbE MAC IP コアにより、10 GbE PHY デバイスなどの様々な外部デバイスや光トランシーバ・モジュールを介して 10 GbE ネットワークとインタフェースできます。

10GBASE-R PHY は、10 Gbps を超えるシリアル・トランシーバを備えたアルテラのデバイスに実装できます。この PHY の PCS 部分は、シリアル・トランシーバを備えたアルテラの Stratix® IV GT FPGAではソフト IP に、シリアル・トランシーバを備えた Stratix V (GX, GS & GT) FPGA では内蔵ハード・シリコン IP に実装されます。PHY マネジメント・ファンクションはソフト IP に実装されます。図 1 は、アルテラ・デバイス内の 10GBASE-R PHY の例です。

図 1. アルテラ・デバイス内の 10GBASE-R PHY

 
注：
(1) 10GBASE-R PCS は、Stratix IV GT デバイスではソフト IP にありますが、Stratix V (GX, GS & GT) FPGAではハード IP にあります。
(2) SDR XGMII = 156.25Mbps での 72 ビット・シングル・データ・レート XGMII
(3) SFI システム・チャネルによって、ここに EDC チップが必要な場合があります。

豊富な機能

• XFI インタフェースおよび SFI インタフェース、または XFP モジュールおよび SFP+ モジュールに 10.3125 Gbps でシリアル接続する、10 ギガビット・イーサネット（GbE）10GBASE-R のための完全な物理層（PHY）ソリューション
• 10GBASE-R フィジカル・コーディング・サブレイヤ（PCS）、10.3125 Gbps フィジカル・メディア・アタッチメント（PMA）、および PHY マネジメント・ファンクションから構成されるPHY
• アルテラ 10 GbE MAC との直接インタフェースによる完全なシングルチップ・ソリューション
• シリアル・トランシーバを備えた Stratix® V FPGA 内のハード・シリコンに内蔵されたPHYは、シリアル・トランシーバを備えた Stratix IV GT と Stratix V FPGA でソフト 10GBASE-R PCS も利用可能
• 10.3125 Gbps でダイレクトにチップ間、チップ－光モジュール間、チップ－PHY デバイス間を接続、およびバックプレーン・アプリケーション
• ダイナミック・パーシャル・リコンフィギュレーションが可能な I/O（DPRIO）で、シリアル・トランシーバを様々な 10GBASE-R チャネル特性やシステム内で動作中のデバイスに適応
• イーサネット標準 10GBASE-R PHY 機能を実装：64b/66b エンコード／デコード、スクランブル／デスクランブル、クロック周波数補償のためのレシーバ・レート・マッチング、66b/16b ギヤボックス、および 10.3125 Gbps ラインに対するデータのシリパラ変換
• レシーバ・リンク障害状態の検出
• シリアル・トランシーバにおける、トランスミッタからレシーバへのテスト用ローカル・シリアル・ループバック
• 高性能な内部システム・インタフェース
  • 156.25 Mbpsでの 72 ビット・データ転送用 アルテラ Avalon®-Streaming (Avalon-ST) single data rate (SDR) XGMII
  • スレーブ管理用 アルテラ Avalon Memory-Mapped (Avalon-MM) 32 ビット

使いやすさ

• すばやくデザインを開始するための、完全な 10 GbE 10GBASE-R PHY ソリューション
  • Verilog HDL & VHDL シュミュレータ用の RTL & ポストフィット・ファンクション・シュミレーション
  • 10 GbE MAC + 10GBASE-R PHY 検証テストベンチおよびデザイン例
  • 開発ボード

• アルテラ MegaWizard™ Plug-in Manager GUI によるコンフィギュレーションと生成

堅牢なソリューション

• IEEE 802.3 10 Gbps イーサネット規格の 46、49、および 51 節に準拠
• シミュレーションで徹底的に検証し、標準 10 Gbps イーサネット・テスタを使用してハードウェアでテスト済み
• 米ニューハンプシャー大学インターオペラビリティ・ラボ（略称：UNH-IOL）でのイーサネット MAC、PCS、および PMA の 10 ギガビット・イーサネット・テストに合格

プロトコル・ソリューション

• IP コアの使用方法の解説書

  • 10GBASE-R PHY ユーザー・ガイド（英語版・PDF）

• ステップ・バイ・ステップ入門ガイド（英語版・PDF）
• 10GBASE-R PHY 機能を持つアルテラ・デバイス（英語版・PDF） 
• アルテラ・デバイスの機能の詳細
  • Stratix V FPGA
  • Stratix IV FPGA
• 迅速かつ簡単にデザインを開始するためのデザイン例（英語版・PDF） 
• その他の関連 IP およびソリューション
  • アルテラ 10 Gbps イーサネット MAC
  • アルテラ 10 ギガビット・イーサネット XFI-SFI ソリューション
  • アルテラ・ワイヤライン・ソリューション

性能

この IP コアの標準的な性能とリソース使用率の予測値は、 10GBASE-R PHY のリソース使用率と性能（英語版・PDF） を参照してください。

テクニカル・サポート

この IP コアのテクニカル・サポートには、アルテラ mySupport オンライン・サポート・システムをご利用ください。このファンクションに関連するトピックは、アルテラ・ナレッジ・データベースで検索することもできます。