アルテラのトランシーバは、システム帯域幅、消費電力、ビット・エラー・レート （BER） の要件を満たす確かな実績を持っています。このテクノロジ・リーダーシップは、28nm Stratix® V FPGAトランシーバにも発揮されています。
Stratix V FPGA は、12.5 Gbps から 28 Gbps で動作する最大 66 個の全二重トランシーバ・チャネル（フィジカル・メディア・アタッチメント（PMA）とフィジカル・コーディング・サブレイヤ（PCS））を備えています。
Stratix V FPGA は、最大 825 Gbps のトランシーバ帯域幅を持ち、広範囲なアプリケーションおよびプロトコルに、これまでになく高いシステム帯域幅を最小の消費電力で提供します。さらに、トランシーバは多種多様なプロトコルに準拠し、バックプレーン、光モジュール、およびチップ間アプリケーションをサポートする各種のシグナル・コンディショニング機能を搭載しています。
前世代のトランシーバを基に構築された Stratix V FPGA トランシーバは、柔軟性と堅牢性を実現するために以下のような多くの機能強化が行われています。
- オン・チップ・インスツルメンテーションの統合
- 低ジッタ LC 送信 PLL (Phase-Locked Loop) の追加
- 堅牢なアナログ・レシーバ・クロック・データ・リカバリ （CDR）
- 12.5 Gbps バックプレーンのための高度なプリエンファシスおよびイコライゼーション
Stratix V FPGA トランシーバには、デザインを簡略化し、消費電力を低減し、貴重なコア・リソースを節約するための、フル機能のエンベデッド・フィジカル・コーディング・サブレイヤ （PCS） ハード IP （Intellectual Property） も含まれています。
各 Stratix V トランシーバ・チャネルは、フィジカル・メディア・アタッチメント（PMA）、PCS、および柔軟なクロッキングと独立性の高いチャネルが追加されたハード化されたIPブロックで構成されています。各チャネルには、フル PMA および PCS に加えて、専用の独立した受信アナログ PLL CDR があります。クロック逓倍ユニット (CMU) の幅広いデータ範囲サポートおよび新しいプログラマブル低ジッタ LC 送信クロックを含め、豊富な送信クロッキング・ソースを使用できます。
新しい fPLL (fractional PLL) を高精度周波数合成とともに利用することにより、オフチップ水晶発振器の個数を減らせます。fPLL はリファレンス・クロックの分数倍数を生成できるだけでなく、トランシーバ・リファレンス・クロックのドライブにも使用できます。図 1. Stratix V トランシーバ・チャネルのコンポーネント
トランシーバ PMA
フレキシブルPMAは幅広いプロトコルおよびメディアに対応するように設計されています。高度なイコライゼーション、アイ・モニタ回路、およびパーシャル・リコンフィギュレーションは、Stratix V FPGA トランシーバで提供される多数の PMA 機能の一部にすぎません。PMA の機能および性能について詳しくは、表 1を参照してください。
| 表 1. トランシーバ PMAの特長 | |
| 機能 | 性能 |
|---|---|
| バックプレーン・サポート | 最大12.5 Gbps、10GBASE-KRをサポート |
| 電子離散補正 (EDC) による光学モジュールのサポート | XFP, SFP+, QSFP, CXP, CFP |
| ケーブル・ドライブのサポート | PCI Express® ケーブルおよび eSATA アプリケーション |
| チップ間サポート | 28 Gbps (Stratix V GT FPGA)、12.5 Gbps (Stratix V GX および GS FPGA) |
| 連続時間リニア・イコライゼーション （CTLE） | 高減衰チャネルをサポートするレシーバ4段リニア・イコライゼーション |
| ディシジョン・フィードバック・イコライゼーション (DFE) | 損失とクロストークを抑えるためのレシーバ5タップ・デジタル・イコライザ |
| アダプティブ・イコライゼーション (ADCE) | イコライゼーションを自動的に調整して経時変化を補償するアダプティブ・エンジン |
| アナログ PLL ベース・クロック・リカバリ | 優れたジッタ許容対位相補間手法 |
| プログラマブル・デシリアライゼーションおよびワード・アラインメント | 柔軟なデシリアライゼーション幅およびコンフィギュレーション可能なワード・アラインメント・パターン |
| 送信イコライゼーション（プリエンファシス） | 損失の多い状況でのプロトコル準拠のための送信ドライバ4タップ・プリエンファシスおよびデエンファシス |
| リングおよび LC オシレータ送信 PLL | 特定のプロトコルおよびアプリケーションに対して最適化されたチャネルごとの送信PLLの選択 |
| オン・チップ・インスツルメンテーション (EyeQ データアイ・モニタ) | データ・アイの幅と高さの両方の非侵入型オン・チップ・モニタリングが可能 |
| ダイナミック・パーシャル・リコンフィギュレーション(DPRIO) | 他のチャネルの動作に影響を与えることなく、シングル・チャネルのリコンフィギュレーションが可能 |
| プロトコルのサポート | 12.5 Gbps ～ 28 Gbps の範囲の50を超える業界標準プロトコルに準拠 |
トランシーバ PCS
Stratix V コア・ロジックは、トランシーバのデータ・レートとプロトコルに応じて、8 ビット、10 ビット、16 ビット、20 ビット、32 ビット、40 ビット、64 ビット、または 66 ビットのインタフェースを介して PCS に接続します。Stratix V FPGA は、PCI Express Gen 3/2/1、40G/100G イーサネット、Interlaken、10GbE、XAUI、ギガビット・イーサネット、Serial RapidIO®、CPRI、10G Basic (最大12.5 Gbps)、6G Basic (最大8.5 Gbps)、および 3G Basic (最大3.75 Gbps)をサポートする PCS ハード IP ブロックを内蔵しています。図2に、幅広いプロトコルをサポートする PCS 内のメイン・ビルディング・ブロックの一部を詳細に示します。
図 2. PCS のビルディング・ブロック
関連リンク
- Stratix V FPGA
- HardCopy V ASIC
- トランシーバ・プロトコル
- トランシーバ・ポートフォリオ
- Stratix V FPGA のトランシーバに関する情報
