Stratix II デバイス・ファミリの概要

1.2V、90nm SRAM プロセスを採用している Stratix® II デバイスは、高性能かつ高集積を要求するデザイン向けに様々な利点を搭載しています。

• 15,600 ～ 179,400 個相当のロジック・エレメント（LE）
• 最大 9M ビットの内蔵 RAM
• 最大 1,170 ユーザ I/O ピン
• 高度に最適化された デジタル信号処理 (DSP) ブロックで最大 384 (18 ビット x 18 ビット) エンベデッド乗算器
• 豊富な機能セット
• HardCopy® II ASIC で実現する低リスクのコスト削減手段

エンベデッド・高速トランシーバを搭載した Stratix II デバイスに関しては、Stratix II GX ファミリ・ページをご覧ください。

65-nm Stratix III デバイス・ファミリの詳細に関しては、Stratix III のページをご覧ください。

表 1 に、Stratix II デバイス・ファミリの各デバイスの概要を示します。表 2 には、各 Stratix II デバイスのパッケージと I/O ピン数を示しています。

表 1 の注:

(1) 各 ALM は 2.5 LE に相当します。

(2) Stratix II の各 DSP ブロック は 4 個の 18 ビット x 18 ビット乗算器または 1 個の 36 ビット x 36 ビット乗算器を実装できます。1 デバイスあたりの 36ビット×36 ビット乗算器の総数は、18×18 ビット乗算器の総数を 4 で除算して求めます。

(3) fast PLL とenhanced PLL の両方を含みます。

表2の注：

1. ユーザ I/O 数に関しては、暫定数のため変更される場合があります。

アルテラにお問い合わせください

アルテラでは、販売代理店を通してStratix II FPGA を含むプログラマブル・ロジック・デバイス（PLD）および開発ソフトウェア・サブスクリプションの販売を行っております。下記の販売店または販売代理店にお問い合わせください。

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関連リンク

• ベンチマーク手法