今日、最先端 ASIC のデザインは、マスクセットのコスト増や膨大なエンジニアリング検証が必要なことから、高価で時間のかかる作業となっています。初回からデバイスを正常に動作させることが不可欠です。一度の締め切りの遅れが、製品の収益性や製品寿命期間内での故障発生の違いにつながる可能性があります。図 1 に 「Time-to-Market」 の遅れがいかに製品売上に影響するかを示します。
レジスター・トランスファー・レベル（RTL）と初期ソフトウェア開発の検証のために、現在 FPGA を使用した ASIC または ASSP のプロトタイプ作成が標準的手法となっており、開発時間の短縮と同時に初回でのシリコン失敗のリスクを軽減できます。FPGA プロトタイプによって迅速に検証を行えます。これは最終シリコンが入手可能になる数か月も前に、初日からシリコン上のデザインをテストできるためです。デザイン段階と検証段階の両方において、さまざまな技術とすぐに利用可能なソリューションを使用して、FPGA 用のコードを コンパイルし、ダウンロードして、ハードウェアでデバッグすることができます。RTL 検証、初期ソフトウェア開発、システム・レベルのテストのいずれにおいても、FPGA プロトタイプ作成プラットフォームにより、自信を持って正常に動作する最終製品の提供に注力することができます。
今日入手可能な FPGA で 最高の集積度を持つアルテラの Stratix シリーズ FPGAは、ASIC のプロトタイプ作成に理想的です。追加リソースとして使用可能な最大1100 万以上の ASIC ゲート（2入力 NAND ゲート）と、52 M ビットのメモリおよび 704 個のデジタル信号処理（DSP）ブロックを搭載したデザインを、1つの Stratix V FPGAに実装できます。大規模な Stratix IV および Stratix V FPGA の詳細を表 1 に示します。
| 表 1. Stratix IV および Stratix V FPGA ファミリの最大のデバイス | |||||||
| デバイス | ロジック・エレメント（LE）数 | ASIC ゲート数 | ユーザI/O 数 | 総 メモリ ビット数 |
18 x 18 マルチプライヤ数 |
PLL（Phase-Locked Loop） | |
| EP4SE360 | 353,600 | 4.2M | 744 | 18.1M | 1,040 | 16 | |
| EP4SE530 | 531,200 | 6.4M | 976 | 20.7M | 1,024 | 16 | |
| EP4SE820 | 820,000 | 9.8M | 1,120 | 23.1M | 960 | 16 | |
| 5SEE9 | 840,000 | 10.1M | 840 | 51.6M | 704 | 28 | |
| 5SEEB | 952,000 | 11.4M | 840 | 51.6M | 704 | 28 | |
1個の FPGA に収まらない大規模な ASIC デザインの場合、プロトタイプ作成に複数の FPGA を使用すると、複数の FPGA 間でデザインを分割し、デザインのインタコネクト（バス信号など）をそのまま維持することになります。アルテラの入手可能な最も大きい FPGA を使用すれば、プロトタイプの実装に必要な FPGA の個数が少なくてすむため、デバイス間に必要なインタコネクト数も減少します。インタコネクト手法において、Stratix シリーズ FPGAは、最高の性能を最高クラスのシグナル・インテグリティ I/Oピン とともに提供し、LVDSまたはSSTL のどちらを使用していても、 FPGA プロトタイプの性能は可能な限り最終 ASIC のデザイン目標に近いものになります。
最も大きい Stratix シリーズ FPGAは、ソフトウェア・ソリューションでは主要な ASIC EDA ベンダーによって、また標準マルチ FPGA ソリューションについてはサードバーティ・ボード・ベンダで完全にサポートされています。アルテラの Quartus® II デザイン・ソフトウェアは、標準的な ASIC フローとまったく同じか、それに近いデザイン・フローに統合されるため、新しいソフトウェア・ツールを使用する際に従来ほどの知識は必要ありません。また、このようなツールは一般に使用される ASIC デザイン手法に相当するスクリプトで起動することができます。
最も大きい Stratix シリーズ FPGAは、HardCopy® ASIC への移行をサポートし、業界で唯一の FPGA プロトタイプ作成から大量の ASIC 生産への シームレスな開発手段を提供します。HardCopy シリーズ ASICに対応のしたデザインにより、開発コストを削減しながら FPGA の柔軟性と「Time-to-Market」の利点を享受することができます。
Stratix シリーズ FPGA をサポートするアルテラの IP（intellectual property）コアはすべて、ASIC で使用するためのライセンスを取得することができます。アルテラの IP コアには、IP を Stratix ファミリのアーキテクチャに合わせて最適化し、ASIC と同等なスピードで実行できるという利点があります。
ASIC プロトタイプの EDA パートナー
高集積デザインの開発を補助およびサポートするために、アルテラはデザイン・プロセス全体の効率化に役立つ EDA ソフトウェア・パートナおよび開発ボード・パートナから成るエコシステムを開発しました。ソフトウェア・パートナーの一覧をご覧いただけます。
