SEU (Single event upset) は、コンフィギュレーション・メモリ・セル、ユーザ・メモリ、レジスタなどのストレージ・エレメントにおける電荷を放電するイオン化放射線の衝突によって生じます。地上で動作するアプリケーションの場合、パッケージ不純物から放出されるα粒子と、宇宙線と地球大気の相互作用によって生じる高エネルギー中性子という2つのイオン化放射線源が問題となります。
ソフト・エラーは、その原因（イオン化放射）と同様に不規則であり、エネルギー・レベル、フラックス材料、およびセルのセンシティビティに依存して発生します。ソフト・エラーを考慮する上で重要な点は、正しい値でセルを書き直すことで常に回復できるということです。シリコンのラッチアップは発生しないため、電源再投入は不要です。
アルテラはプロセスおよびデザイン手法を通じて、すべてのテクノロジ世代においてソフト・エラー率を改善してきました。アルテラでは、JEDEC のJESD-89 仕様で規定される標準テスト手順を使用して、ソフト・エラー・レートを測定しています。業界初の自動 CRC チェッカを導入し、他の CRC ソリューションでは必要となる追加ロジックや複雑な要件をなくしました。
LANSCE (Los Alamos Neutron Science Cente ) におけるアルテラ FPGA の SEU テストによって、以下の結果が得られました。
- SEU はアルテラ FPGA でラッチアップを引き起こすことはありません
- ハード CRC (Cyclic Redundancy Check) 回路およびI/Oレジスタにおいて、SEU エラーは観測されていません
- CRC 回路はコンフィギュレーション・メモリ内で発生する、すべてのシングルビット・エラーおよびマルチビット・エラーを検出できます
- 大規模な高集積度の FPGA でも MTBFI （Mean Time Between Functional Interrupt） は数百年です（EP2S180デバイスを海面レベルでテスト）
アルテラの Stratix® シリーズ、Arria® GX シリーズ、およびCyclone® シリーズの FPGA ファミリは、専用ハード回路を内蔵し、余分なコストをかけずに継続的および自動的にCRCをチェックします。Quartus® II 開発ソフトウェアにより、CRCチェッカを簡単にセットアップすることができます。アルテラのHardCopy® ASIC ファミリは、デザイン・ツール、チップ・デザイン、またはボードの再設計への投資を抑えながら、プロトタイプ FPGA からピン・コンパチブルなASICに至るまでのシームレスな移行を通じて、標準セル ASIC を上回る信頼性を提供します。
