Stratix シリーズ FPGA の I/O の接続

高性能高集積の Stratix® シリーズ FPGA は、さまざまな差動およびシングルエンド I/O 規格をサポートし、容易にバックプレーン、ホスト・プロセッサ、バス、およびメモリ・デバイスにインタフェースできます。表1に、各Stratixシリーズ・ファミリに対してサポートされる規格を示します。

表1: StratixシリーズFPGAファミリでサポートされるI/O規格
I/O 規格	Stratix IV (1) (E、GXおよびGT)	Stratix III (2) (EおよびL)	Stratix II (3) (GXを含む)	Stratix (4) (GXを含む)
差動
LVDS	1.6 Gbps	1.6 Gbps	1.040 Gbps	840 Mbps
LVPECL	350 MHz	350 MHz	1.040 Gbps	840 Mbps
差動 HSTL	400 Mhz	400 Mhz	300 MHz	200 MHz
差動 SSTL	400 MHz	400 MHz	333 MHz	200 MHz
シングル・エンドI/O
LVTTL	167 MHz	167 MHz	300 MHz	250 MHz
LVCMOS	167 MHz	167 MHz	300 MHz	250 MHz
SSTL-2 クラス I および II	250 MHz	250 MHz	200 MHz	200 MHz
SSTL-15 クラス I および II	533 MHz	533 MHz
SSTL-18 クラス I および II	400 MHz	400 MHz	333 MHz	200 MHz
1.8-V/1.5-V/1.2-V HSTL	400 MHz	400 MHz	300 MHz	250 MHz
3.0-V PCI	66 MHz	66 MHz	66 MHz	66 MHz
3.0-V PCI-X 1.0	133 MHz	133 MHz	133 MHz	133 MHz

注：

詳細は、以下をご参照ください。

1. Stratix IV ハンドブックのI/Oインタフェースのセクション (英語版・PDF)
2. Stratix III ハンドブックのI/Oインタフェースのセクション (英語版・PDF)
3. Stratix II および Stratix II GX ハンドブックのI/O規格のセクション (英語版・PDF)
4. Stratix および Stratix GX ハンドブックのI/O規格のセクション (英語版・PDF)

StratixシリーズFPGAのI/Oピンは、さまざまなデバイスとの通信に必要なシステム・レベルの性能と柔軟性を備えています。IP （Intellectual Property）コアとTimeQuestタイミング・アナライザ、同時スイッチング・ノイズ（SSN）エスティメータおよびピン・プランナなどのソフトウェア・ツールはすべて、使いやすさと迅速な統合を実現するのに役立ちます。

差動信号方式

Stratix シリーズFPGAの I/Oは、高性能 DC結合LVDS送信および受信チャネルをサポートします。一部のファミリでは、各高速サイドI/O LVDSペアがハード・ダイナミック・フェーズ・アラインメント（DPA）ブロックを備えており、クロック・チャネル間およびチャネル間スキューを除去します。StratixシリーズFPGA高速LVDS I/Oピンは、SPI-4.2、SFI-4、SGMII、Utopia IV、10 GbE XSBI、RapidIO®規格、SerialLiteなどのインタフェース規格をサポートします。

シングル・エンドI/Oサポート

Stratix シリーズ FPGA シングル・エンド I/O 機能は、以下をサポートします。

• プログラマブルなスルー・レートとドライブ強度
• ダイナミック配線パターン補正機能（入力信号と出力信号の両方におけるボード配線パターン・ミスマッチ補正のための可変遅延チェーン）
• シリアル、パラレル、およびダイナミックOn-Chip Termination（OCT: チップ内終端）

OCTについて詳しくは、Termination Solutions in Stratix Series FPGAs を参照してください。

高速外部メモリ・インタフェース

StratixシリーズFPGAのI/Oピンは、最大400 MHzの周波数で、DDR、DDR2、DDR3、QDRII、QDRII+、RLDRAMIIなどの既存および新規外部メモリ規格をサポートします（Stratix シリーズ FPGA の外部メモリ・インタフェース・リソース を参照）。自己補正データパスは、プロセス、電圧、および温度の全範囲において、常に最も信頼性の高い動作周波数を提供するよう、ダイナミックに自己補正する新しいI/O構造を利用しています。

StratixシリーズFPGA外部メモリ・インタフェース機能は、以下をサポートします。

• SDRおよびハーフ・データ・レート（HDR － 周波数がSDRの1/2でデータ幅が2倍）入力および出力オプション
• アラインメントおよび同期機能を備えたHDRブロック
• デスキュー、リード／ライト・レベリング、およびクロック・ドメイン・クロス機能

サポートされるメモリおよびデータ・レートについて詳しくは、Stratix シリーズ FPGA の外部メモリ・インタフェース・リソース のページを参照してください。

シグナル・インテグリティ

StratixシリーズFPGAのI/Oバンクは、多くのチップ・レベルおよびパッケージ・レベルの拡張機能を通して、クラス最高のシグナル・インテグリティ、低SSN、および優れたアイ品質を提供します。詳しくは、Altera® シグナル・インテグリティ・テクノロジ・センター のウェブページを参照してください。

関連リンク

• Stratix IV ハンドブックの I/O インタフェース・セクション (英語版・PDF)
• Stratix III ハンドブックの I/O インタフェース・セクション (英語版・PDF)
• Stratix II ハンドブックの I/O 規格セクション (英語版・PDF)
• Stratix II GX ハンドブックの I/O 規格セクション (英語版・PDF)
• Stratix ハンドブックの I/O 規格セクション (英語版・PDF)
• Stratix GX ハンドブックの I/O 規格セクション (英語版・PDF)
• Stratix シリーズ・デバイスの外部メモリ・インタフェース