HardCopy IV ASIC:どちらか一方ではなく、両方を視野に - think AND, not OR

HardCopy® IV では、低コスト、もしくは短縮された 「Ｔime-to-Market」の "OR（どちらか一方）" ではなく、低コスト、および短縮された 「Ｔime-to-Market」の "AND（両方）"を実現します。HardCopy IV ASIC を活用することで、妥協なき技術革新を実現します。

HardCopy IV ASIC は、カスタム・ロジックのニーズに応える最も低いリスク、トータル・コストにて、最短の 「Ｔime-to-Market」、および「Time-to-Profit」 ソリューションを提供します。

HardCopy IV ASICでは、最大 36個のトランシーバ、2.8M ～ 15Mの使用可能な ASIC ゲート、6.3 ～ 20.3M ビットのオンチップ・メモリを搭載し、広範なアプリケーションに対応します。HardCopy IV ASIC には以下の 2種類のタイプがあります。

• HardCopy IV GX デバイスは、高速トランシーバを必要とするアプリケーションをターゲットとしたデバイスです。
• HardCopy IV E デバイスは、ロジック、メモリ、デジタル信号処理 (DSP) を多用するアプリケーションをターゲットとしたデバイスです。

アルテラは、優れたトランシーバ性能およびシグナル・インテグリティを提供します。HardCopy IV GX デバイスには、最大 36個のトランシーバ、最大 11.5M ASIC ゲート、および最大 20.3 M ビットの オンチップ・メモリを搭載しています。高性能コンピューティング、高信頼性コンピューティング、ストレージ、軍用機器、そして言うまでもなく、ワイヤレスや有線の市場にはすべて、高速トランシーバを必要とする多数のアプリケーションが存在します。

HardCopy IV E デバイスには、最大 15M ASIC ゲート、および最大 18.4 M ビットのオンチップ・メモリを搭載しています。これらのデバイスは、ワイヤーボンド・パッケージ、そしてフリップチップ・パッケージにてサポートされます。

FPGA の利点と ASIC の利点の相乗効果

• 1つのデザイン、1つの RTL (Register Transfer Level) 、1つの IP セット、そして1つのツール（Quartus® II ソフトウェア）にて、FPGA と ASIC 両方の実装を実現します。

HardCopy ASIC を開発メソドロジでは、 Stratix® IV FPGA でシステムのシームレスなプロトタイピングが可能となり、ASIC デザインのハンドオフに先駆けて量産化の準備を十分に整えることができます。アルテラの HardCopy デザイン・センターでは、低コストかつ低消費電力で Stratix IV FPGA と機能的に等価な、ピン互換の HardCopy IV デバイスを実績のあるターンキー・プロセスで開発しています。このメソドロジは単に開発期間の短い ASIC 開発であるだけでなく、究極の システム開発メソドロジ です。

最小のリスクと最小のトータル開発コストの両方を実現

TSMC とのパートナーシップは、高い歩留まり、製造の容易さ、高い信頼性を提供する HardCopy IV ASIC での量産において非常に有益であることが実証されました。トランシーバ、I/O セル、PLL （Phase-Locked Loop）、および SRAM などは、一連のテスト・チップにより、すべてのビルディング・ブロックが検証されました。トランシーバおよびその他の IP（Intellectual Property）ブロックは、Stratix IV GX FPGA と HardCopy IV GX ASIC の間で同一のものが使用されています。HardCopy のバックエンド・プロセスでは、すべてのテスト回路の挿入とテスト・プログラムの生成を実施し、縮退故障（Stuck-at fault）と遅延故障（Delay fault）に対し優れたカバレッジを提供します。この結果、アルテラはディープ・サブミクロン ASIC において、最もリスクの低いアプローチを提供します。

アルテラのシステム開発メソドロジでは、標準的なハードウェア／ソフトウェア・システム・デザインに要する期間を 9 ～ 12 ヶ月短縮することができます。このシステム開発メソドロジでは、テストに配慮したデザイン、製造に配慮したデザイン、および歩留まりに配慮したデザインに加え、これらのデザインに必要なツールおよび時間を排除することによっても、エンジニアリング・コストを大幅に低減します。これらのコスト削減に加え、低い NRE によりトータル・コストを最小化します。

システム統合の推進と技術革新の両方を実現

• トランシーバ
  • 最大 36 6.5+ Gbps チャネル
• 集積度
  • 利用可能な2.8M ～ 15M のASIC ゲート（トランシーバ・ハード IP、I/O セル、PLL、および
    組込み済みのテスト・ロジックは含まない）
  • 6.3 ～ 20.3 M ビットのオンチップ・メモリ
  • 2 ～12個のPLL
• 消費電力
  • スタンダード・セル ASIC ソリューションに匹敵
  • Stratix IV FPGA プロトタイプよりも消費電力を平均で 50 % 削減
  • Stratix IV デバイス・ファミリは、低消費電力で FPGA 業界をリード
• アプリケーションに最適化されたパッケージ
  • ワイヤボンド
  • コストに最適化されたフリップ・チップ
  • 高性能フリップ・チップ
• • IP（Intellectual property）
  • アルテラとパートナーは、シリコンで実証済みの多様な IP を提供
  • 使用可能な IP を再開発しなくて済むため、お客様が設計する製品の差別化に注力可能

アルテラの 40nm ポートフォリオを活用することで、相反する利点の1つを得るためにもう一方の利点を犠牲にする必要はありません。妥協することなく製品の技術革新を実現可能です。

関連リンク

• HardCopy シリーズについて
• HardCopy システムの開発メソドロジ
• HardCopy シリーズの利点
• Stratix IV デバイス・ファミリ
• IP の概要