HardCopy II ASIC は、カスタム・ロジックのニーズに応えるリスクの最も低い、トータル・コストを最小に抑えた、最短の 「Time-to-Market」、および 「Time-to-Profit」 ソリューションを提供します。
HardCopy II ASIC では、次のことが可能となります。
- ソフトウェア/ハードウェアの真の協調設計
- 標準的なメソドロジと比較して 6 ～ 9 ヶ月早く製品を市場に投入
- 従来の開発コストの数分の 1 で新製品を開発
- ASIC 化の決定をする前に、Stratix® II FPGA たテスト・マーケティングが可能
- 異なる市場ニーズに合わせたカスタマイズや、複数の製品バリエーションの市場投入を同時に実施
HardCopy メソドロジでは、Stratix II FPGA でシステムのプロトタイピングが可能となり、ASIC デザインのハンドオフに先駆けて量産化の準備を整えることができます。アルテラの HardCopy デザイン・センターは、低コストかつ低消費電力で Stratix II FPGA と機能的に等価な HardCopy II デバイスを実績のあるターンキー・プロセスで開発しています。このメソドロジは単に開発期間の短い ASIC 開発であるだけでなく、究極のシステム開発メソドロジです。
シームレスなプロトタイピングを可能にする構造
HardCopy II ASIC は、Stratix II FPGA をベースとしたシームレスなプロトタイピングを可能とするベース・ダイ上に構築されます。まず、Stratix II 互換の I/O モジュール・リングを使用して、HardCopy II ファミリのベース・メンバーが決定されます。ベース・ダイには、I/O バッファ、クロック・ネットワーク、フェーズ・ロックド・ループ（PLL）、メモリ・ブロックなど、Stratix II FPGA と同等なハード IP（Intellectual Property）ブロックが組み込まれています。その他のダイ領域には、ロジックを構築するための実証済みの微細 HCell が敷き詰められています。その結果、システム・ボード上のプロトタイピング用 FPGA とシームレスに置き換えが可能な ASIC が得られます。
システム統合の推進
HardCopy II ASIC は、機能拡張により、更に多くのシステム統合が可能となるよう設計リソースが拡充されています。
- メタル 2 層によるカスタマイズを使用した 90nm テクノロジー
- 350 MHｚ を上回るシステム性能
- 集積度の改善
- 利用可能な 1M ～ 3.6M のASIC ゲート数 （I/O、PLL、ビルトイン・テスト・ロジックは含まない）
- .86 ～ 8.6 M ビットのオンチップ・メモリ
- 4 ～ 8 個の PLL
- Stratix II FPGA プロトタイプと比較して、50% の消費電力の削減
- 低消費電力（Stratix II デバイス・ファミリは、低消費電力で FPGA 業界をリード）
- アプリケーションおよびコストに最適化されたパッケージ
- ワイヤーボンド
- 高性能フリップ・チップ
