Cyclone III デバイス・ファミリのアーキテクチャ

65nm FPGA である Cyclone® III FPGA は、かつてない低消費電力、多機能性、および低コストの組み合わせを提供します。図 1 に示すように、このアーキテクチャは、最大 120K の垂直に配列されたロジック・エレメント（LE）、9K ビットの（M9K）ブロックとして配置された最大 4 Mビットのエンベデッド・メモリ、200 個のエンベデッド・マルチプライヤで構成されています。

Cyclone III LS FPGA は、豊富なメモリとマルチプライヤを提供し、最大 200K のロジック・エレメント（LE）、最大 8 Mビットのエンベデッド・メモリ、最大 396 個のエンベデッド・マルチプライヤを搭載しています。両方のアーキテクチャとも、効率の高いインタコネクトおよび低スキューのクロック・ネットワークが、これらの各構造間のクロックおよびデータ信号ための接続を提供し、フェーズ・ロック・ループ（PLL）とそれらを取り囲む I/O エレメント（IOE）で構成されています。

図 1. Cyclone III FPGA のフロアプラン

関連リンク

• 詳細は、Cyclone III ハンドブック をご覧ください。