マイクロプロセッサ・サブシステム

AHB バス構造

クロック

Excalibur デバイスは複数の内部クロック・ドメインを実装しています。 プロセッサ、デュアル AHB バス構造、および SDRAM コントローラにはすべて独自のクロック・ドメインがあります。 2 個の専用プログラマブル・フェーズロック・ループ (PLL) がこれらのクロック・ドメインを制御します。 一方の PLL が AHB1 および AHB2 用のクロックを生成し、別の PLL は SDRAM コントローラ用のクロックを生成します。 AHB1 プロセッサ・バスおよび SDRAM バスは、それぞれ最大 200 MHz と 133 MHz の速度で動作します（fAHB2 = fAHB1/2の場合）。 クロック・ドメインは独立しており、APEX™ PLL 仕様およびクロック信号に従います。

FPGA コンフィギュレーション・ロジック

Excalibur デバイスはいくつかの方法でコンフィギュレーションできます。 プロセッサは FPGA から単独でブートすることができ、FPGA を外部（フラッシュ）メモリに保存されたデータまたはオンチップ SRAM にダウンロードしたデータからプログラムするためのコンフィギュレーション・ロジックを内蔵しています。 Excalibur デバイスは、FPGA ソリューションとは異なり、プロセッサが動作を継続している間に、プロセッサ制御の下でいつでもリコンフィギュレーション可能です。 これはコンフィギュレーションが必要なときに、セットアップ・シーケンスまたは自動検出によって行うことができます。

また、プロセッサ・メモリ・スペースは、伝統的な FPGA コンフィギュレーション・モードとメモリを使用してリコンフィギュレーションすることができます。 この場合、プロセッサはリセット状態に保持され、FPGA のコンフィギュレーションが完了した時点でのみブートが可能になります。

マイクロプロセッサ・サブシステム - FPGA インタフェース

FPGA とプロセッサを両デバイス間でデータ転送が可能な状態にしないで統合するのは無意味です。 この機能を提供するために、Excalibur プロセッサは AHB2 上に 2 つの AHB ブリッジを備えており、これらのブリッジによってプロセッサ（またはサブシステム内の他のマスタ）と FPGA は AHB2 バス上でそれぞれバス・マスタとして動作できます。バス・マスタになると、いずれかの方向のバス・ブリッジを通してデータ転送を開始することができます。 FPGA とプロセッサがバス転送を開始できるため、プロセッサと FPGA 間でリアルタイム・インタラクションを提供する複雑なシステムを構築して、完全な system-on-a-programmable-chip (SOPC) デザインを形成することができます。

デュアルポート SRAM メモリは、FPGA とプロセッサの両方からアクセス可能です。 このメモリ・スペースでデータの読み書きが可能なため、アプリケーション・インタフェースに簡単な共有データ領域を提供することができます。 このような用途の 1つが、デュアルポート・メモリ内の適切なメモリメモリ・スペースを読み書きして、FPGA に実装されたデジタル信号処理(DSP) 機能にインタフェースするプロセッサ用の領域です。