Excalibur™ デバイスは、ARM922T™プロセッサ内のキャッシュ・メモリに加えて、最大 256 MB の SRAM と 128 KB の デュアル・ポート SRAM を内蔵しています。 外部メモリへのインタフェースを簡略化するために SDRAM および拡張バス・インタフェースも用意されています。
このページでは、Excalibur デバイスの各種メモリ・スペースとインタフェースについて説明します。
表 1 に Excalibur デバイス用メモリ・コンフィギュレーションを示します。
| 表 1. Excalibur デバイス用メモリ・コンフィギュレーション | ||||||
| デバイス | EPXA10 | EPXA4 | EPXA1 | |||
| パッケージ | F1020 | F1020 | F672 | F672 | F484 | |
| SRAM (バイト) | 256 K | 128 K | 128 K | 32 K | 32 K | |
| デュアルポート SRAM (バイト) | 128 K | 64 K | 64 K | 16 K | 16 K | |
| デュアルポート SRAM ブロック (バイト) | ||||||
| SDRAM コントローラ・データ・バス幅 | 32 ビット | |||||
| 最大SDR (1) SDRAM 周波数 |
133 MHz | 133 MHz | 133 MHz | 133 MHz | ||
| -2 | 100 MHz | 100 MHz | 100 MHz | 100 MHz | 100 MHz | |
| -3 | 83 MHz | 83 MHz | 83 MHz | 83 MHz | 83 MHz | |
| 最大DDR (2) SDRAM 周波数 |
-1 | 266 MHz | 266 MHz | 266 MHz | 266 MHz | 266 MHz |
| -2 | 200 MHz | 200 MHz | 200 MHz | 200 MHz | 200 MHz | |
| -3 | 166 MHz | 166 MHz | 166 MHz | 166 MHz | 166 MHz | |
注:
1. SDR = シングル・データ・レート
2. DDR = ダブル・データ・レート
オンボード専用メモリ
SRAM
ARM922T プロセッサの性能を最大限に高めるために、Excalibur デバイスは、アプリケーションに応じて内部コード・スペースまたはデータ・メモリ、あるいはその両方として使用可能な SRAM を内蔵しています。 SRAM は最大 200 MHz で動作し AHB1 と AHB2 の両方からアクセス可能です。メモリは AHB1 クロックで動作します。 SRAM のデュアル・ブロック・アーキテクチャにより、AHB1 と AHB2 は独立した 1つの専用ブロックに同時にアクセスできます。
デュアルポート SRAM
各 Excalibur デバイスには SRAM の他に、1つまたは 2つのデュアルポート SRAM ブロックを搭載でき、これらのブロックにはストライプおよび（AHB1 と AHB2 を介して） FPGA からアクセス可能です。 デュアルポート SRAM は、プロセッサと FPGA 間でデータを共有するためのアプリケーション・インタフェースとしても動作できます。 あるいは、FPGA からデュアルポートSRAM の両サイドにアクセスすることができます。 2つ以上のデュアルポート SRAM を備えたデバイスでは、メモリをマルチプレクスして、利用可能なデュアルポート・メモリの幅または深さを増やすことができます。
外部メモリ・インタフェース
プロセッサの SDRAM コントローラは、それぞれが最大 256 KB の 2つの SDRAM ブロック（つまり合計 512 KB）をサポートできます。 最適な性能を達成するために、1ブロックの SDRAM あたり最大 4バンクをサポート可能です。 SDRAM コントローラはデバイスに応じて、16 または 32 ビット幅のメモリをサポートします（詳細については、表 1 参照） シングル・ビート、固定長インクリメンタル、固定長ラッピング、および不定長インクリメンタル転送が実装されており、8ビート固定長バーストがデータ転送に使用され、また早期終了が許容されます。
SDRAM コントローラは、それぞれ最大 133 MHz と 266 MHz の SDR メモリと DDR SDRAM メモリの両方をサポートします。 SDRAM コントローラは、AHB1 と AHB2 の両方と非同期に、独自のフェーズ・ロック・ループ (PLL) によるタイミングに基づいて動作します。
拡張バス・インタフェース
拡張バス・インタフェース（EBI）は、16 ビット幅の双方向外部メモリ・インタフェースで、AHB2 と外部 SRAM、Flash メモリ、またはメモリ・マップド・デバイス間のブリッジとして動作します。 EBI コントローラは AHB2 クロックに同期して動作し、スプリット・トランザクション（AHB2 バスに障害を与えることなく、低速メモリ、外部メモリ、またはメモリ・マップト・ペリフェラル間でのレート適応を可能にする）を含むすべての有効な AHB (Adavanced High-performance Bus) トランザクション・タイプをサポートします。
EBI は、それぞれ 8 ビットまたは 16 ビット幅でコンフィギュレーション可能な 4ブロックの最大 32 Mバイト外部メモリまたはメモリ・マップト・ペリフェラルを搭載しています。 このインタフェースは、｢フラッシュからのブート｣モードで使用されるフラッシュ・メモリに接続され、EBI ブロック 0 (EBI0) はパワーアップ時またはリセット時にアドレス・ゼロにマップされます。 さらに、EBI は AHB2 スレーブであり、AHB2 に対して同期または非同期のいずれでも動作可能です。
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