アルテラのTrue-LVDSソリューションは、高性能かつ低消費電力のLVDSの実装に対応したエンベデッドSerialization/Deserialization（SERDES）回路、高性能Phase-Locked Loops（PLL）、エンベデッド差動I/Oバッファ、および専用のClock-Data Synchronization（CDS）回路を装備し、最大1 Gbpsの速度でデータ転送を実行します。 APEX II デバイスは、Utopia Level 4、POS-PHY Level 4、LCS、HyperTransport、およびRapidIOなど、利用度が高まりつつある最新のLVDSベースのI/Oインタフェースの高性能条件を適切に処理します。高速なLVDSのサポートに加えて、APEX II デバイスはLow Voltage Positive Emitter Coupled Logic（LVPECL）、Pseudo-Current Mode Logic（PCML）、およびHyperTransportなどの一般的な差動標準I/O規格に基づいてシリアル転送を行うことも可能です。 表1に、APEX II デバイスのサポートする差動I/Oをまとめておきます。

差動I/Oサポート

表1. APEX II のサポートする差動I/O

卓越したLVDS性能

APEX II デバイスは、あらゆるデバイス密度および差動標準の条件で各36個の入力および出力のチャネルにより1-GbpsのLVDSをサポートし、また2つのクロック・ドメインを独立して動作させることができます。したがって、デバイスの差動I/Oの帯域幅は72-Gbpsに達します。

クロック・データの同期化

CDS回路は、複数の高速ソースからのデータ・ストリームを受け付けて、それを共通のシステム・クロックに対して同期化します。同期化を行うのはチャネル単位であるため、受信側のデバイスと送信側の各デバイス間の距離を制限する必要はありません。 CDSを搭載したAPEX II デバイスは、複数のチャネル間でのスキュー変化を解消してプリント基板設計の複雑性を抑え、ミタリングに伴うトレース・バランスの必要性を排除します。CDSは、最大で36個の差動ソースと1つのAPEX II デバイスの間で、複数ビットの期間におよぶ固定スキューを修正する能力があり、柔軟性が大幅に改善されるだけではなくより複雑なクロック・トポロジの導入も可能です。図1に、APEX II デバイスでのCDSの動作を示します。

図1. APEX IIデバイスのCDS