APEX II デバイスは、SRAMおよびDRAMの両方のデバイスと高速で通信を行うための高機能のメモリ・インタフェース手法をサポートします。APEX II のI/Oエレメントは、6個のレジスタ、ラッチ、およびプログラマブル・ディレイ・エレメントを装備しています。APEX IIデバイスは、表1および図2に示すようにZero-Bus Turnaround（ZBT）、Double-Data Rate（DDR）、およびQuad-Data Rate（QDR）のメモリ・インタフェース手法を使用してSRAMデバイスとの通信を行い、 Single-Data Rate（SDR）およびDDRを使用してDRAMデバイスとの通信を行います。

図1. APEX II のI/Oエレメント

小規模から中規模の設計のメモリ条件は、エンベデッド・システム・ブロック（ESB）を持つAPEX II アーキテクチャを使用することで解決します。大規模な設計のメモリ条件の場合は、APEX IIのサポートするメモリ・インタフェースを使用して外部のメモリ・デバイスを接続することができます。1.5 Mbitの内部メモリを搭載し、外部RAMのインタフェースをサポートするAPEX II デバイスは、小容量から大容量までのメモリ・アプリケーションの理想的なソリューションです。

図2： APEX II のメモリ・インタフェースのサポート

DDR

DDRインタフェースは、クロックの立上がりおよび立下がりの両方のエッジでデータの受け取りや出力を行います。図3に示すように、アドレスおよび制御の信号は正の各クロック・エッジでレジスタに格納されます。DDRは、1サイクルで2回のデータ転送を行ってメモリ帯域幅を2倍にします。DDR SDRAMは、SSTL-2 IIの標準I/O規格を使用し、167 MHzでクロックを供給するとピンあたり334 Mbpsの最大スループットになります。DDR SRAMは、HSTLの標準I/O規格を使用し、167 MHzでクロックを供給するとピンあたり334 Mbpsの最大スループットになります。 APEX II のI/Oエレメントは、DDR SRAM/SDRAMとのインタフェースを制御する専用のI/O回路を内蔵しています。

図3. Double-Data Rate

ZBT

ZBT SRAMは、連続するリード/ライトおよび連続するライト/リードの各サイクルでデッド・バス・サイクルを除去するように設計された同期方式の高速なSRAMで、図4に示すように100%のバス利用率を実現します。データ・バスでのデッド・タイムの除去は、次のサイクルがリードまたはライトの連続であるかリードとライト間の変化であるかどうかに関係なく、各クロック・エッジで新しいアクセス・サイクルを起動して行います。また、リードとライトのサイクル間の不均衡も取り除きます。 ZBTは、LVTTLの標準I/O規格を使用します。APEX II デバイスは、200 MHzのクロックによりピンあたり最大200 MbpsでZBTをサポートします。

図4. Zero-Bus Turnaround

QDR

QDR SRAMは、リードおよびライトの各ポートでDDRテクノロジを使用します。そのため、図5に示すようにクロック・サイクルあたりで4つのデータ・スループットが得られます。また、入力および出力ポートが専用であるためにバス競合の問題が発生することはありません。バスが水平方向ではないことは、さらに、基板や高周波数の設計を容易にする効果も生み出します。QDR SRAMは、HSTLの標準I/O規格を使用します。 APEX II デバイスは、167 MHzのクロックにより668 MbpsでQDRをサポートすることができます。

図5. Quad-Data Rate