APEX 20K デバイス： system-on-a-programmable-chip ソリューション
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アルテラのAPEX デバイス・ファミリは、3万ゲートから150万ゲートまでの集積度（11.3万から240万システム・ゲート以上）をカバーし、0.22μm、0.18μm、0.15μm プロセスで製造されています。1999年に発表されたAPEX デバイス・ファミリは、 アルテラはエンベデッド・プログラマブル・ロジック・デバイス(PLD) アーキテクチャのリーダーとして、新しいレベルの効率とパフォーマンスを提供します。 革新的なMultiCore アーキテクチャが採用されているAPEX ファミリは、これまで提供されてきた複数のプログラマブル・ロジック・デバイス（PLD）アーキテクチャの利点を統合、 強化して、system-on-a-programmable-chip（SOPC）のアプリケーションに対してこれまでにない高いレベルのデザイン・フレキシビリティと効率を提供しています。 また、さらに強力、最も高集積、そして高性能なFPGA技術を活用したい設計者のためにアルテラのStratix® II FPGA をご紹介します。 アルテラの高性能APEX 20KCデバイスは、コミュニケーション関連のアプリケーションで必要となる高集積、高性能のニーズに対応するため、 全層に銅（Cu）配線を採用した0.15μm プロセスで製造されています。APEX 20KCデバイスは、 0.18-μmベース・デバイスと比較し25%のパフォーマンス向上を提供します。その他のAPEX 20K デバイス・ファミリとして、1.8-V APEX 20KE と 2.5-V APEX 20K デバイスを提供します。 大量生産に対応した低リスクのコスト削減手段を必要とするシステム設計者のために、アルテラは APEX FPGA から HardCopy® ASICへの移行ソリューションを用意しました。HardCopy デバイスは、集積度40万～150 万ゲートの APEX 20KE および APEX 20KC デバイスをサポートする変換プロセスを提供しています。開発時間重視の各種アプリケーションでは、 APEX デバイスを使用してプロトタイピングを行って生産段階に移すことができ、デザインの量産準備が整った場合、システム設計者はそのデザインを HardCopy ASICに移行して全体的なコストを削減できます。HardCopy ASICは、デザインの機能とタイミングを保持するとともに、大量生産での (Time-to-Market) を改善する手段を最低コストでシステム設計者に提供します。
図 1． APEX デバイス・プロセス
全層に銅配線を採用したインタコネクト技術APEX 20KCデバイスは、FPGA ファミリとして初めて全層に銅配線を採用しました。全層に銅配線を採用したインタコネクト技術では、銅配線をすべての層に使用し、1から5の層で見られる性能やスピードをさらに改善します。 銅配線を上部2つの層に使用する半導体デバイスでは、 基本的に大きなパフォーマンス改善につながりません。上部2つの層は主にパワー・プレインに使われ、デバイスのパフォーマンスに作用しません(図2．参照)。 図 2．銅配線層 断面図
ブレークスルー・パフォーマンスAPEX 20KCデバイスの全層に銅配線を採用したインタコネクト技術のパフォーマンスにより、アルミ配線と比較して低抵抗の面で優れています。 低抵抗の性質を持つ銅は、電気的に優れています。それにより、銅を使用した場合の配線遅延はアルミの場合よりも小さくなり、コア性能が大幅に改善されます(図3．参照)。 図 3．アルミ配線と銅配線の比較
ソフトウェア・サポートアルテラのQuartus II デザイン・ソフトウェア はAPEX 20Kデバイス・ファミリをサポートし、ロジックロック・インクリメンタル・デザイン手法 などを用いて、最新の生産性の高い機能を提供します。 Quartus II ソフトウェア、さらにIP(Intellectual Property)メガファンクション を使用することにより、設計者の統合システム・アプリケーションに対応するためにコストやデザインの複雑化を最小限に抑え、｢Time-to-Market｣を向上します。 |
