CPLD の内蔵オシレータを活用

オシレータ (Oscillator)、別名発振回路、連続して交流 （AC） を作る電気回路です。デジタル回路がタイミングを取る （同期する） ための周期的に発生するクロック・パルスを作り出す基準となる重要な回路です。FPGA、CPLD を用いるデザインの多くは、動作するためのクロックを必要とします。通常、外付けのクロック回路として、水晶発振子を使用します。

アルテラの CPLD (MAX® II/G/Z, MAX V) は内蔵オシレータを備えているため、外付けのクロック回路がなくても、信号制御、インタフェース・プロトコルのクロッキングなどを簡単に実現できます。部品点数、ボード実装面積の削減、そしてシステム全体のコストの消費電力の低減に貢献できます。

アルテラ内蔵オシレータの特長：

1. ユーザ・フラッシュ・メモリ (UFM) の一部ですが、ユーザ・ロジックのみならず、外部にクロック供給も可能です。
2. 内蔵オシレータの出力周波数 (OSC) は基本周波数の1/4 となり、3.3MHz – 5.5MHzです。
3. Quartus® II 開発ソフトウェアのメガファンクションで、簡単にインスタンス化することができます。

図 1. 内蔵オシレータ

1. 外部オシレータが不要のため、必要な機能を単一チップで実現可能
2. 部品点数、ボード実装面積の削減によるシステム全体のコストと消費電力を低減

このデモ・ビデオは PWM のデザインを用いてデザイン・サンプル実装方法を紹介する凡例です。他のデザインにおいても同様の操作で実装することができます。

• ユーザ・フラッシュ・メモリ （UFM） の使用
• CPLD でアナログ回路の制御を実現 （PWM パルス幅変調方式）

• プログラマブル・ロジックの基礎知識 （無料オンライン・トレーニング）
• Quartus II 入門編（無料オンライン・トレーニング）

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