FPGA のコンフィギュレーションと CFI フラッシュ・メモリ
SRAM ベースの FPGA を機能させるため、電源投入後に設計済みの回路情報を FPGA デバイスに書き込む作業が必要です。この作業がコンフィギュレーションと呼ばれています。FPGA のコンフィギュレーション・データは外付けの ROM に事前に保存しておく必要があります。アルテラは FPGA コンフィギュレーション専用のデバイスも提供しています。
FPGA の高集積化に伴い、コンフィギュレーションのデータ量も大きくなり、より容量の高いコンフィギュレーション・デバイスが必要となります。一方、既にシステムに CFI （Common Flash Interface） が使われている場合、アルテラの CPLD 機能を活用すれば、CFI フラッシュ・メモリの一部容量を FPGA のコンフィギュレーションに利用できます。
PFL (Parallel Flash Loader) による CFI フラッシュ・メモリの制御
アルテラの CPLD (MAX® V / MAX II) で実現する PFL 機能は、JTAG インタフェース経由で CFI フラッシュ・メモリにデータを書込み、かつフラッシュ・メモリから FPGA へのコンフィギュレーションを制御する効率的な方法です。
図 1. MAX V / MAX II で実現する PFL 機能と FPGA のコンフィギュレーション
アルテラの CPLD （PFL） で FPGA をコンフィギュレーションするメリット
- 汎用の CFI フラッシュ・メモリを使用することで、システムの柔軟性が増える
- JTAG 専用回路を内蔵しているため、CFI フラッシュ・メモリへの書き込みが容易
- CPLD の低消費電力と低コストのメリットを享受可能
- Quartus® II の Megafunction で PFL を簡単に実現し、無償で使用できる
デザイン・サンプルの実装方法 （デモ・ビデオ）
このデモ・ビデオは PWM のデザインを用いてデザイン・サンプル実装方法を紹介する凡例です。他のデザインにおいても同様の操作で実装することができます。
CPLD に実装できる PFL に関する資料を今すぐ入手
|
適応する CPLD のリスト
| リソース | MAX® V (1.8V) |
MAX IIZ (1.8V) |
MAX II (1.8V/2.5V/3.3V) |
| I/O: | 全パッケージ | 全パッケージ | 全パッケージ |
| ロジック： 240以上のLE | 5M570～5M2210 | 全デバイス | 全デバイス |
さらに詳しい情報は以下をご活用ください
- プログラマブル・ロジックの基礎知識 （無料オンライン・トレーニング）
- Quartus II 入門編（無料オンライン・トレーニング）
- 詳細の技術サポートおよびデバイスの購入は正規代理店へ
- 技術情報サイト EDISON （アルテラの正規販売代理店、株式会社アルティマ運営）
- エルセナ・テクニカル・ソリューション・データベース （ETS）（アルテラの正規販売代理店、株式会社エルセナ運営）
