オンライン資料：外部メモリ・インタフェース

DDR、DDR2、DDR3、QDRII/+、RLDRAM II などを含む外部メモリ・インタフェースは、FPGAに特化したエンド・システムのほとんどにおいてキャッシュやデータ・ストレージ容量を提供します。

アルテラでは、各種エンド・システムに対応できる柔軟性を備えつつ性能を最大限に高めるために、ハード化された物理インタフェース（PHY）とソフト・コントローラ・外部メモリ IP の両方を提供します。

「外部メモリ・インタフェース・ハンドブック」には、アルテラの最新 FPGA でメモリ・インタフェースを実装するために必要なすべての情報が詰まっています。

日本語版資料は、英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。
こちらの日本語版は参考用としてご利用ください。設計の際には、最新の英語版で内容をご確認ください。

External Memory Interface Handbook (25 MB)

Volume 1: Introduction and Specifications (ver 2.0, Jul 2010, 895 KB)

Section I. About this Handbook (250 KB)

Chapter 1. How to Use this Handbook (0 bytes)
Chapter 2. Recommended Design Flow (0 bytes)
Chapter 3. Glossary (0 bytes)

Section II. Memory Standard Overviews (371 KB)

Chapter 1. Selecting your Memory Component (0 bytes)
Chapter 2. DDR, DDR2, and DDR3 SDRAM Overview (0 bytes)
Chapter 3. QDR II and QDR II+ SRAM Overview (0 bytes)
Chapter 4. RLDRAM II Overview (0 bytes)

Section III. System Performance Specifications (190 KB)

Chapter 1. DDR SDRAM Specifications (0 bytes)
Chapter 2. DDR2 SDRAM Specifications (0 bytes)
Chapter 3. DDR3 SDRAM Specifications (0 bytes)
Chapter 4. QDR II and QDR II+ SRAM Specifications (0 bytes)
Chapter 5. RLDRAM II Specifications (0 bytes)

Volume 2: Device, Pin, and Board Layout Guidelines (ver 2.0, Jul 2010, 4 MB)

Section I. Device and Pin Planning (646 KB)

Chapter 1. Select a Device (0 bytes)
Chapter 2. Pin and Resource Planning (0 bytes)

Section II. Board Layout Guidelines (3 MB)

Chapter 1. DDR2 SDRAM Interface Termination, Drive Strength, Loading, and Board Layout Guidelines (0 bytes)
Chapter 2. DDR3 SDRAM Interface Termination, Drive Strength, Loading, and Board Layout Guidelines (0 bytes)
Chapter 3. Dual-DIMM DDR2 and DDR3 SDRAM Interface Termination, Drive Strength, Loading, and Board Layout Guidelines (0 bytes)
Chapter 4. QDR II SRAM Interface Termination and Layout Guidelines (0 bytes)
Chapter 5. Power Estimation Methods for External Memory Interface Designs (0 bytes)

Volume 3: Implementing Altera Memory Interface IP (ver 2.0, Jul 2010, 8 MB)

Volume 4: Simulation, Timing Analysis, and Debugging (ver 2.0, Jul 2010, 2 MB)

Section I. Simulation (119 KB)

Chapter 1. Simulation Walkthrough (0 bytes)

Section II. タイミング解析 (2 MB)

ver 1.2, Jan 2010, 1,020 KB

Chapter 1. Timing Analysis Methodology (0 bytes)
Chapter 2. Timing Closure (0 bytes)
Chapter 3. Timing Deration Methodology for Multiple Chip Select DDR2 and DDR3 SDRAM Designs (0 bytes)

Section III. Debugging (956 KB)

Chapter 1. Verifying Functionality using the SignalTap II Logic Analyzer (0 bytes)
Chapter 2. Debugging Hardware (0 bytes)
Chapter 3. ALTMEMPHY Calibration Stages (0 bytes)
Chapter 4. Debug Toolkit for DDR2 and DDR3 SDRAM High-Performance Controllers (0 bytes)

Volume 5: Implementing Custom Memory Interface PHY (ver 1.0, Nov 2009, 578 KB)

Section I. Custom Memory Interface PHY (578 KB)

Chapter 1. Creating a Custom PHY (0 bytes)
Chapter 2. Implementing a Custom DDR2 SDRAM Interface (0 bytes)

Volume 6: Design Tutorials (ver 2.0, Jul 2010, 4 MB)

Section I. ALTMEMPHY Design Tutorials (4 MB)

Chapter 1. Using High-Performance Controller II with Native Interface Design (0 bytes)
Chapter 2. Using DDR, DDR2, and DDR3 SDRAM in Arria II GX Devices (0 bytes)
Chapter 3. Using DDR and DDR2 SDRAM in Cyclone III Devices (0 bytes)
Chapter 4. Using DDR and DDR2 SDRAM in Stratix III and Stratix IV Devices (0 bytes)
Chapter 5. Using DDR3 SDRAM in Stratix III and Stratix IV devices (0 bytes)
Chapter 6. Using High-Performance DDR, DDR2, and DDR3 SDRAM with SOPC Builder (0 bytes)
Chapter 7. Implementing Multiple ALTMEMPHY-based Controllers (0 bytes)

Section II. UniPHY Design Tutorials (640 KB)

Chapter 1. Using QDR II and QDR II+ SRAM Controller with UniPHY in Arria II GX, Stratix III, and Stratix IV Devices (0 bytes)
Chapter 2. Using RLDRAM II Controller with UniPHY in Stratix III and Stratix IV Devices (0 bytes)
Chapter 3. Using DDR3 SDRAM Controller with UniPHY in Stratix IV Devices (0 bytes)
Chapter 4. Implementing Multiple Memory Interfaces Using UniPHY (0 bytes)

オンライン資料： 外部メモリ・インタフェース

External Memory Interface Handbook (25 MB)

Volume 1: Introduction and Specifications (ver 2.0, Jul 2010, 895 KB)

Section I. About this Handbook (250 KB)

Section II. Memory Standard Overviews (371 KB)

Section III. System Performance Specifications (190 KB)

Volume 2: Device, Pin, and Board Layout Guidelines (ver 2.0, Jul 2010, 4 MB)

Section I. Device and Pin Planning (646 KB)

Section II. Board Layout Guidelines (3 MB)

Volume 3: Implementing Altera Memory Interface IP (ver 2.0, Jul 2010, 8 MB)

Section I. DDR およびDDR2 SDRAM 高性能コントローラ およびALTMEMPHY IP ユーザーガイド (3 MB)

Section II. DDR3 SDRAM 高性能コントローラ およびALTMEMPHY IP ユーザーガイド (3 MB)

Section III. QDR II and QDR II+ SRAM Controller with UniPHY User Guide (743 KB)

Section IV. RLDRAM II Controller with UniPHY IP User Guide (743 KB)

Section V. DDR2 and DDR3 SDRAM Controller with UniPHY User Guide (2 MB)